論文の概要: SLICE-CiM: Selective Layer-wise Inference Control Engine with Confidence-Based Early Exit for SRAM based Digital Compute-in-Memory

• arxiv url: http://arxiv.org/abs/2610.37601v1
• Date: Tue, 27 Oct 2026 17:32:32 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-10-29 04:15:49.278569
• Title: SLICE-CiM: Selective Layer-wise Inference Control Engine with Confidence-Based Early Exit for SRAM based Digital Compute-in-Memory
• Title（参考訳）: SLICE-CiM:SRAMを用いたディジタル・コンピュート・イン・メモリのための信頼に基づく早期出力付き選択型層ワイズ推論制御エンジン
• Abstract要約: デジタル・コンピュート・イン・メモリ(CIM)マクロは、オフチップの重量移動を排除してエネルギー効率の良いCNN推論を可能にする。 周辺制御ロジックは3つの非効率性を導入している: ビットスライスオーバーアクティベーションの精度低下、不要な累積イオン深さ、アイドル精度遷移ストール。 本稿では,FMEコントローラ,EEモジュール,デコーダ付き精度レジスタ(PR/PD),Bit-Serial Cycle Controller(CC)の4つの周辺ブロックについて述べる。 このフレームワークはTransformerを使って、スパーシを悪用したCNNワークロードをターゲットにしている
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Digital SRAM compute-in-memory (CIM) macros enable energy-efficient CNN inference by eliminating off-chip weight transfers; however, peripheral control logic introduces three inefficiencies: bit- slice over-activation at reduced precision (L1), unnecessary accumula- tion depth (L2), and idle precision-transition stalls (L3). To address these, we present four synthesizable peripheral blocks: a Flush-Merge Enable (FME) controller, a Confidence-Based Early-Exit (EE) module, a Precision Register with Decoder (PR/PD), and a Bit-Serial Cycle Controller (CC), co-designed to minimize switching activity, wordline overhead, and leakage. Implemented in TSMC 65-nm CMOS at 335 MHz, the peripheral framework occupies 1769.760 μm2 post-synthesis and 1982.131 μm2 post-PnR. Gate-level VCD analysis reports 6.0706 μW leakage and 288.2902 μW (post-synthesis) / 322.8850 μW (post-PnR) dynamic power, totaling 328.9556 μW (0.2402% of system power). The EE module dominates dynamic power (58.2%), while WLG dominates area (58.1%). System evaluation on MobileNetV2 (CIFAR-100) shows efficiency scaling from 31.35 TOPS/W (8b/8b, 1.2 V) to 454.91 TOPS/W (2b/8b, 0.8 V), achieving 13.33x improvement without bitcell modification or retraining. The framework targets CNN workloads exploiting sparsity, with Transformer extension as future work.
• Abstract（参考訳）: デジタルSRAMコンピュート・イン・メモリ(CIM)マクロは、オフチップウェイト・トランスファーを排除してエネルギー効率の良いCNN推論を可能にするが、周辺制御ロジックではビットスライス・オーバーアクティベーション(L1)、不要アクセル・イオン深さ(L2)、アイドル精度・トランジション・ストール(L3)の3つの非効率を導入している。 これに対処するために、FMEコントローラ、信頼に基づく早期実行(EE)モジュール、デコーダ付き精度レジスタ(PR/PD)、ビットシリアルサイクルコントローラ(CC)の4つの周辺ブロックを合成する。 335MHzのTSMC 65-nm CMOSで実装され、周辺フレームワークは1769.760 μm2後合成と1982.131 μm2後PnRを占有している。 ゲートレベルのVCD分析では6.0706 μWのリークと288.2902 μW (後合成) / 322.8850 μW (後PnR)のダイナミックパワーが報告され、総計で328.9556 μW (0.2402%のシステムパワー)である。 EEモジュールが動的パワー(58.2%)を支配し、WLGが領域(58.1%)を支配している。 MobileNetV2 (CIFAR-100) のシステム評価は、31.35 TOPS/W (8b/8b, 1.2V) から454.91 TOPS/W (2b/8b, 0.8V) への効率スケーリングを示し、ビットセルの変更や再トレーニングなしに13.33倍の改善が達成された。 このフレームワークは、Sparsityを利用するCNNワークロードをターゲットにしており、Transformer拡張が今後の作業となる。

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