論文の概要: Real-time BP decoding of a high-rate QEC code

• arxiv url: http://arxiv.org/abs/2610.41413v1
• Date: Fri, 30 Oct 2026 08:22:18 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-11-02 22:05:31.658772
• Title: Real-time BP decoding of a high-rate QEC code
• Title（参考訳）: 高速QEC符号のリアルタイムBP復号
• Abstract要約: 我々は高レートの[512,174,8][$ 3D製品qLDPCコードに対してリアルタイムFPGAデコーダを提案する。 デコーダは、$textBP+OSD-CS_text10$精度を1コア、Relay-BP精度を3コアと一致させる。 ASICの実装によりレイテンシが向上し、超伝導システムでもリアルタイムデコードが可能になった。
• 参考スコア（独自算出の注目度）: 36.098609050417664
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: We present a real-time FPGA decoder for a high-rate $[[512,174,8]]$ 3D product qLDPC code. We construct a circuit-level detector-error model for a compact syndrome-extraction schedule and propose a small parallel ensemble of row-wise serial min-sum decoders with cumulative memory. The decoder matches $\text{BP+OSD-CS}_\text{10}$ accuracy with one core and Relay-BP accuracy with three cores. The FPGA implementation meets the latency budget of neutral-atom and trapped-ion systems. An ASIC implementation would improve the latency, enabling real time decoding even for superconducting systems. At a physical error rate of $p=10^{-3}$, three FPGA devices decode 174 logical qubits with a logical error rate of $5\times10^{-7}$ and effective distance 6. For $p=10^{-4}$, and assuming the number of BP iterations is capped to 30, the decoder's average latency is $5.1\,$\textmu s and its worst-case latency is $97.9\,$\textmu s.
• Abstract（参考訳）: 我々は高レートの[[512,174,8][$ 3D製品qLDPCコードに対してリアルタイムFPGAデコーダを提案する。 本稿では,小型なシンドローム抽出スケジュールのための回路レベル検出エラーモデルを構築し,累積メモリを備えた行ワイド直列min-sumデコーダの小さな並列アンサンブルを提案する。 デコーダは$\text{BP+OSD-CS}_\text{10}$精度を1コア、Relay-BP精度を3コアとする。 FPGAの実装は、中性原子とトラップイオン系の遅延予算を満たす。 ASICの実装によりレイテンシが向上し、超伝導システムでもリアルタイムデコードが可能になった。 物理誤差率$p=10^{-3}$の3つのFPGAデバイスは、174個の論理量子ビットを論理誤差率$5\times10^{-7}$と有効距離6でデコードする。 p=10^{-4}$の場合、BPイテレーションの数が30に制限されていると仮定すると、デコーダの平均遅延は5.1\,$\textmu s、最悪のレイテンシは9.7.9\,$\textmu sである。

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