論文の概要: Scaling overhead of embedding optimization problems in quantum annealing

• arxiv url: http://arxiv.org/abs/2103.15991v2
• Date: Wed, 3 Nov 2021 17:13:45 GMT
• ステータス: 処理完了
• システム内更新日: 2023-04-06 05:41:48.308595
• Title: Scaling overhead of embedding optimization problems in quantum annealing
• Title（参考訳）: 量子アニールにおける埋め込み最適化問題のスケーリングオーバーヘッド
• Authors: Mario S. K\"onz, Wolfgang Lechner, Helmut G. Katzgraber, Matthias Troyer
• Abstract要約: 完全連結グラフの埋め込みは二次空間のオーバーヘッドを生じさせるため、解法における大きなオーバーヘッドとなる。 この結果から,古典的デジタルアニールと比較して,標準的なアナログ量子ハードウェアは不利であることが示された。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: In order to treat all-to-all connected quadratic binary optimization problems (QUBO) with hardware quantum annealers, an embedding of the original problem is required due to the sparsity of the hardware's topology. Embedding fully-connected graphs - typically found in industrial applications - incurs a quadratic space overhead and thus a significant overhead in the time to solution. Here we investigate this embedding penalty of established planar embedding schemes such as minor embedding on a square lattice, minor embedding on a Chimera graph, and the Lechner-Hauke-Zoller scheme using simulated quantum annealing on classical hardware. Large-scale quantum Monte Carlo simulation suggest a polynomial time-to-solution overhead. Our results demonstrate that standard analog quantum annealing hardware is at a disadvantage in comparison to classical digital annealers, as well as gate-model quantum annealers and could also serve as benchmark for improvements of the standard quantum annealing protocol.
• Abstract（参考訳）: all-to-all connected quadratic binary optimization problem (qubo) をハードウェア量子アニーラで扱うためには、ハードウェアトポロジーのスパースのため、元の問題を埋め込む必要がある。 完全連結グラフの埋め込み - 一般的に工業アプリケーションに見られる - は二次空間のオーバーヘッドを伴い、解決までの時間において大きなオーバーヘッドとなる。 ここでは, 正方格子上のマイナー埋め込み, キメラグラフ上のマイナー埋め込み, 古典ハードウェア上のシミュレーション量子アニーリングを用いたレヒナー・ハウケ・ゾラースキームなど, 確立された平面埋め込みスキームの埋め込みペナルティについて検討する。 大規模量子モンテカルロシミュレーションは多項式時間対解のオーバーヘッドを示唆する。 以上の結果から,標準アナログ量子アニールハードウェアは,従来のデジタルアニールやゲートモデル量子アニールと比較して不利であり,標準量子アニールプロトコルの改良のためのベンチマークとして機能する可能性が示唆された。

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