論文の概要: Compilation and scaling strategies for a silicon quantum processor with
sparse two-dimensional connectivity
- arxiv url: http://arxiv.org/abs/2201.02877v1
- Date: Sat, 8 Jan 2022 19:01:32 GMT
- ステータス: 処理完了
- システム内更新日: 2023-03-01 23:32:57.252028
- Title: Compilation and scaling strategies for a silicon quantum processor with
sparse two-dimensional connectivity
- Title（参考訳）: 希薄な2次元接続を有するシリコン量子プロセッサのコンパイルとスケーリング戦略
- Authors: O. Crawford, J. R. Cruise, N. Mertig and M. F. Gonzalez-Zalba
- Abstract要約: 既存のシリコン量子ハードウェアのスケールアップという課題に触発されて,コンパイルオーバーヘッドを最小限に抑えたスピンキュービットアーキテクチャを提案する。
我々のアーキテクチャは、スピン量子ビットの有限1d鎖を形成するシリコンナノワイヤスプリットゲートトランジスタに基づいている。
提案アーキテクチャの特長は、相補的金属酸化物半導体(CMOS)製造プロセスを用いた製造性である。
- 参考スコア（独自算出の注目度）: 0.0
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Inspired by the challenge of scaling up existing silicon quantum hardware, we
investigate compilation strategies for sparsely-connected 2d qubit arrangements
and propose a spin-qubit architecture with minimal compilation overhead. Our
architecture is based on silicon nanowire split-gate transistors which can form
finite 1d chains of spin-qubits and allow the execution of two-qubit operations
such as Swap gates among neighbors. Adding to this, we describe a novel silicon
junction which can couple up to four nanowires into 2d arrangements via spin
shuttling and Swap operations. Given these hardware elements, we propose a
modular sparse 2d spin-qubit architecture with unit cells consisting of
diagonally-oriented squares with nanowires along the edges and junctions on the
corners. We show that this architecture allows for compilation strategies which
outperform the best-in-class compilation strategy for 1d chains, not only
asymptotically, but also down to the minimal structure of a single square. The
proposed architecture exhibits favorable scaling properties which allow for
balancing the trade-off between compilation overhead and co-location of
classical control electronics within each square by adjusting the length of the
nanowires. An appealing feature of the proposed architecture is its
manufacturability using complementary-metal-oxide-semiconductor (CMOS)
fabrication processes. Finally, we note that our compilation strategies, while
being inspired by spin-qubits, are equally valid for any other quantum
processor with sparse 2d connectivity.
- Abstract（参考訳）: 既存のシリコン量子ハードウェアのスケールアップという課題に触発され、疎結合な2d量子ビット配置のコンパイル戦略を調査し、最小のコンパイルオーバーヘッドを持つスピン量子ビットアーキテクチャを提案する。
我々のアーキテクチャはシリコンナノワイヤスプリットゲートトランジスタに基づいており、スピン量子ビットの有限な1d鎖を形成することができ、近隣のスワップゲートのような2量子演算を実行できる。
これに加えて、最大4つのナノワイヤをスピンシャットリングとスワップ操作によって2次元配列に分割できる新しいシリコン接合について述べる。
これらのハードウェア要素を考慮に入れ,両端にナノワイヤを配した対角方向の正方形と角の接合部からなる単位セルを有する,モジュラースパース2dスピンキュービットアーキテクチャを提案する。
このアーキテクチャは1dチェーンのクラス内最善のコンパイル戦略よりも優れたコンパイル戦略を可能にし、漸近的にだけでなく、単一平方の最小構造にまで達することを示した。
提案するアーキテクチャは,ナノワイヤの長さを調整することで,各正方形内の古典制御電子回路のコンパイルオーバーヘッドとコロケーションのトレードオフを両立させることができる,優れたスケーリング特性を示す。
提案アーキテクチャの特長は、相補的金属酸化物半導体(CMOS)製造プロセスを用いた製造性である。
最後に、我々のコンパイル戦略はスピン量子ビットにインスパイアされているが、スパース2d接続を持つ他の量子プロセッサにも等しく有効である。
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