論文の概要: Sparse Compressed Spiking Neural Network Accelerator for Object Detection

• arxiv url: http://arxiv.org/abs/2205.00778v1
• Date: Mon, 2 May 2022 09:56:55 GMT
• ステータス: 処理完了
• システム内更新日: 2022-05-03 20:45:55.858905
• Title: Sparse Compressed Spiking Neural Network Accelerator for Object Detection
• Title（参考訳）: オブジェクト検出のためのスパース圧縮スパイクニューラルネットワークアクセラレータ
• Authors: Hong-Han Lien and Tian-Sheuan Chang
• Abstract要約: スパイキングニューラルネットワーク(SNN)は、人間の脳にインスパイアされ、バイナリスパイクと非常にスパースなアクティベーションマップを送信する。 本稿では, 活性化マップと重みの疎度を生かした, スパース圧縮スパイクニューラルネットワーク加速器を提案する。 ニューラルネットワークの実験結果は、71.5$%$mAPで、ISV 3clsデータセットの混合(1,3)タイムステップを示している。
• 参考スコア（独自算出の注目度）: 0.1246030133914898
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Spiking neural networks (SNNs), which are inspired by the human brain, have recently gained popularity due to their relatively simple and low-power hardware for transmitting binary spikes and highly sparse activation maps. However, because SNNs contain extra time dimension information, the SNN accelerator will require more buffers and take longer to infer, especially for the more difficult high-resolution object detection task. As a result, this paper proposes a sparse compressed spiking neural network accelerator that takes advantage of the high sparsity of activation maps and weights by utilizing the proposed gated one-to-all product for low power and highly parallel model execution. The experimental result of the neural network shows 71.5$\%$ mAP with mixed (1,3) time steps on the IVS 3cls dataset. The accelerator with the TSMC 28nm CMOS process can achieve 1024$\times$576@29 frames per second processing when running at 500MHz with 35.88TOPS/W energy efficiency and 1.05mJ energy consumption per frame.
• Abstract（参考訳）: 人間の脳にインスパイアされたスパイキングニューラルネットワーク(SNN)は、最近、バイナリスパイクを伝達する比較的シンプルで低消費電力のハードウェアと、疎いアクティベーションマップによって人気を集めている。 しかし、SNNには余分な時間次元情報が含まれているため、SNNアクセラレータはバッファを多く必要とし、特により難しい高解像度オブジェクト検出タスクのために推論に時間がかかる。 そこで本研究では,低消費電力かつ高並列なモデル実行のためのゲート1対全生成物を用いて,活性化マップと重みの高間隔を生かしたスパース圧縮スパイクニューラルネットワークアクセラレータを提案する。 ニューラルネットワークの実験結果は、ivs 3clsデータセット上で混合(1,3)時間ステップを持つ71.5$\%$マップを示す。 TSMC 28nm CMOSプロセスを搭載したアクセラレータは、500MHzで動作する場合、毎秒1024$\times$576@29フレーム、35.88TOPS/Wエネルギー効率と1.05mJエネルギー消費を実現している。

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