論文の概要: Efficient Compilation and Mapping of Fixed Function Combinational Logic onto Digital Signal Processors Targeting Neural Network Inference and Utilizing High-level Synthesis

• arxiv url: http://arxiv.org/abs/2208.00302v1
• Date: Sat, 30 Jul 2022 20:11:59 GMT
• ステータス: 処理完了
• システム内更新日: 2022-08-02 14:45:19.671440
• Title: Efficient Compilation and Mapping of Fixed Function Combinational Logic onto Digital Signal Processors Targeting Neural Network Inference and Utilizing High-level Synthesis
• Title（参考訳）: ニューラルネットワーク推論と高レベル合成を用いたディジタル信号プロセッサへの固定関数結合論理の効率的なコンパイルとマッピング
• Authors: Soheil Nazar Shahsavani, Arash Fayyazi, Mahdi Nazemi, and Massoud Pedram
• Abstract要約: ニューラルネットワーク(NN)アクセラレータの性能向上に向けた最近の取り組みは、固定関数の組み合わせ論理に依存する論理ベースのNN推論の新しいトレンドを生み出している。 本稿では,FPGA上のDSPに固定関数の組み合わせ論理を応用した,NNのコンパイルとマッピングのための革新的な設計と最適化手法を提案する。
• 参考スコア（独自算出の注目度）: 3.83610794195621
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Recent efforts for improving the performance of neural network (NN) accelerators that meet today's application requirements have given rise to a new trend of logic-based NN inference relying on fixed function combinational logic. Mapping such large Boolean functions with many input variables and product terms to digital signal processors (DSPs) on Field-programmable gate arrays (FPGAs) needs a novel framework considering the structure and the reconfigurability of DSP blocks during this process. The proposed methodology in this paper maps the fixed function combinational logic blocks to a set of Boolean functions where Boolean operations corresponding to each function are mapped to DSP devices rather than look-up tables (LUTs) on the FPGAs to take advantage of the high performance, low latency, and parallelism of DSP blocks. % This paper also presents an innovative design and optimization methodology for compilation and mapping of NNs, utilizing fixed function combinational logic to DSPs on FPGAs employing high-level synthesis flow. % Our experimental evaluations across several \REVone{datasets} and selected NNs demonstrate the comparable performance of our framework in terms of the inference latency and output accuracy compared to prior art FPGA-based NN accelerators employing DSPs.
• Abstract（参考訳）: 今日のアプリケーション要件を満たすニューラルネットワーク(NN)アクセラレータのパフォーマンス向上に向けた最近の取り組みは、固定関数の組み合わせ論理に依存するロジックベースのNN推論の新しいトレンドを生み出している。 多くの入力変数と製品項を持つそのような大きなブール関数をフィールドプログラマブルゲートアレイ(FPGA)上のデジタル信号プロセッサ(DSP)にマッピングするには、このプロセスにおけるDSPブロックの構造と再構成性を考慮する新しいフレームワークが必要である。 本稿では,各関数に対応するブール演算をFPGA上のルックアップテーブル(LUT)ではなくDSPデバイスにマッピングすることで,DSPブロックの高速,低レイテンシ,並列性を生かして,固定関数結合論理ブロックをブール関数の集合にマッピングする。 また,高次合成フローを用いたFPGA上でのDSPに対する固定関数組合せ論理を用いて,NNのコンパイルとマッピングのための革新的な設計と最適化手法を提案する。 %) 提案手法は, DSPを用いた従来のFPGAベースNNアクセラレータと比較して, 予測遅延と出力精度において, フレームワークの同等性能を示すものである。

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