論文の概要: Near Threshold Computation of Partitioned Ring Learning With Error (RLWE) Post Quantum Cryptography on Reconfigurable Architecture
- arxiv url: http://arxiv.org/abs/2208.08093v2
- Date: Tue, 14 May 2024 12:58:05 GMT
- ステータス: 処理完了
- システム内更新日: 2024-05-15 20:19:44.773488
- Title: Near Threshold Computation of Partitioned Ring Learning With Error (RLWE) Post Quantum Cryptography on Reconfigurable Architecture
- Title（参考訳）: 再構成可能なアーキテクチャ上での誤り(RLWE)後量子暗号による分割リング学習の閾値計算
- Authors: Paresh Baidya, Swagata Mondal, Rourab Paul,
- Abstract要約: Ring Learning With Error (RLWE)アルゴリズムは、ポスト量子暗号(PQC)とホモモルフィック暗号(HE)アルゴリズムで使用される。
本稿では,14個のサブコンポーネントを持つRLWEハードウェアアクセラレータを実装した。
この電圧スケール、分割されたRLWEは、それぞれVivadoとVTRプラットフォームで6%と11%の電力を節約できる。
- 参考スコア（独自算出の注目度）: 0.8793721044482612
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Ring Learning With Error (RLWE) algorithm is used in Post Quantum Cryptography (PQC) and Homomorphic Encryption (HE) algorithm. The existing classical crypto algorithms may be broken in quantum computers. The adversaries can store all encrypted data. While the quantum computer will be available, these encrypted data can be exposed by the quantum computer. Therefore, the PQC algorithms are an essential solution in recent applications. On the other hand, the HE allows operations on encrypted data which is appropriate for getting services from third parties without revealing confidential plain-texts. The FPGA based PQC and HE hardware accelerators like RLWE is much cost-effective than processor based platform and Application Specific Integrated Circuit (ASIC). FPGA based hardware accelerators still consume more power compare to ASIC based design. Near Threshold Computation (NTC) may be a convenient solution for FPGA based RLWE implementation. In this paper, we have implemented RLWE hardware accelerator which has 14 subcomponents. This paper creates clusters based on the critical path of all 14 subcomponents. Each cluster is implemented in an FPGA partition which has the same biasing voltage $V_{ccint}$. The clusters that have higher critical paths use higher Vccint to avoid timing failure. The clusters have lower critical paths use lower biasing voltage Vccint. This voltage scaled, partitioned RLWE can save ~6% and ~11% power in Vivado and VTR platform respectively. The resource usage and throughput of the implemented RLWE hardware accelerator is comparatively better than existing literature.
- Abstract（参考訳）: Ring Learning With Error (RLWE)アルゴリズムは、ポスト量子暗号(PQC)とホモモルフィック暗号(HE)アルゴリズムで使用される。
既存の古典暗号アルゴリズムは量子コンピュータで破られることがある。
敵はすべての暗号化されたデータを格納できる。
量子コンピュータは利用可能だが、これらの暗号化されたデータは量子コンピュータによって露呈することができる。
したがって、PQCアルゴリズムは近年の応用において必須の解である。
一方HEは、秘密のプレーンテキストを公開せずに、サードパーティからサービスを取得するのに適した暗号化データの操作を可能にする。
RLWEのようなFPGAベースのPQCとHEハードウェアアクセラレータは、プロセッサベースのプラットフォームやアプリケーション固有集積回路(ASIC)よりもはるかに費用対効果が高い。
FPGAベースのハードウェアアクセラレータはASICベースの設計と比較して電力を消費する。
Near Threshold Computation (NTC) はFPGAベースのRLWE実装に便利なソリューションである。
本稿では,14個のサブコンポーネントを持つRLWEハードウェアアクセラレータを実装した。
本稿では,14個のサブコンポーネントの臨界経路に基づいてクラスタを作成する。
各クラスタは、同じバイアス電圧$V_{ccint}$のFPGAパーティションで実装される。
高いクリティカルパスを持つクラスタは、タイミング障害を避けるために、より高いVccintを使用する。
クラスターは低い臨界経路を持ち、低いバイアス電圧Vccintを使用する。
この電圧スケール、分割されたRLWEは、それぞれVivadoとVTRプラットフォームで 6% と ~11% の電力を節約できる。
実装されたRLWEハードウェアアクセラレータのリソース使用量とスループットは、既存の文献よりも比較的優れている。
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