論文の概要: Codesign of quantum error-correcting codes and modular chiplets in the presence of defects

• arxiv url: http://arxiv.org/abs/2305.00138v2
• Date: Mon, 8 Jan 2024 04:50:32 GMT
• ステータス: 処理完了
• システム内更新日: 2024-01-09 23:59:16.855142
• Title: Codesign of quantum error-correcting codes and modular chiplets in the presence of defects
• Title（参考訳）: 欠陥の存在下での量子誤り訂正符号とモジュラーチップレットの符号
• Authors: Sophia Fuhui Lin, Joshua Viszlai, Kaitlin N. Smith, Gokul Subramanian Ravi, Charles Yuan, Frederic T. Chong, Benjamin J. Brown
• Abstract要約: 製造エラーは、固体量子デバイスをフォールトトレラントアプリケーションに必要なサイズにスケールアップする際の課題となる。 我々は、任意に分散した欠陥を持つキュービットアレイに適応した表面コードをシミュレートし、欠陥が忠実性にどう影響するかを特徴付けるメトリクスを見つける。 欠陥率と目標忠実度に基づいて最適なチップレットサイズを選択することは、欠陥による追加のエラー修正オーバーヘッドを制限するのに不可欠である。
• 参考スコア（独自算出の注目度）: 4.110838413170731
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Fabrication errors pose a significant challenge in scaling up solid-state quantum devices to the sizes required for fault-tolerant (FT) quantum applications. To mitigate the resource overhead caused by fabrication errors, we combine two approaches: (1) leveraging the flexibility of a modular architecture, (2) adapting the procedure of quantum error correction (QEC) to account for fabrication defects. We simulate the surface code adapted to qubit arrays with arbitrarily distributed defects to find metrics that characterize how defects affect fidelity. We then determine the impact of defects on the resource overhead of realizing a fault-tolerant quantum computer, on a chiplet-based modular architecture. Our strategy for dealing with fabrication defects demonstrates an exponential suppression of logical failure where error rates of non-faulty physical qubits are ~0.1% in a circuit-based noise model. This is a typical regime where we imagine running the defect-free surface code. We use our numerical results to establish post-selection criteria for building a device from defective chiplets. Using our criteria, we then evaluate the resource overhead in terms of the average number of fabricated physical qubits per logical qubit. We find that an optimal choice of chiplet size, based on the defect rate and target fidelity, is essential to limiting any additional error correction overhead due to defects. When the optimal chiplet size is chosen, at a defect rate of 1% the resource overhead can be reduced to below 3X and 6X respectively for the two defect models we use, for a wide range of target performance. We also determine cutoff fidelity values that help identify whether a qubit should be disabled or kept as part of the error correction code.
• Abstract（参考訳）: 製造エラーは、固体量子デバイスをフォールトトレラント(FT)量子アプリケーションに必要なサイズにスケールアップする上で大きな課題となる。 製造エラーによるリソースオーバーヘッドを軽減するために,(1)モジュールアーキテクチャの柔軟性を活用する,(2)qec(quantum error correction)の手順を適用する、という2つのアプローチを組み合わせる。 我々は、任意に分散した欠陥を持つキュービットアレイに適応した表面コードをシミュレートし、欠陥が忠実性に与える影響を特徴づける指標を見つける。 次に、フォールトトレラントな量子コンピュータを実現する際のリソースオーバーヘッドに対する欠陥の影響をチップレットベースのモジュラーアーキテクチャで決定する。 提案手法は,回路系ノイズモデルにおいて,非正則物理量子ビットの誤差率が0.1%程度であるような論理故障の指数関数的抑制を示す。 これは、欠陥のないsurfaceコードを実行するような典型的な仕組みです。 我々は,欠陥チップレットからデバイスを構築するための選択後基準を確立するために,数値結果を用いた。 この基準を用いて,論理キュービット当たりの物理キュービットの平均個数の観点から,資源のオーバーヘッドを評価する。 欠陥率と目標忠実度に基づいて最適なチップレットサイズを選択することは、欠陥による追加のエラー修正オーバーヘッドを制限するのに不可欠である。 最適なチップレットサイズを選択すると、1%の欠陥率でリソースオーバーヘッドを2つの欠陥モデルでそれぞれ3倍と6倍に減らし、幅広い目標性能を得ることができる。 また、qubitを無効にするか、エラー訂正コードの一部として保持すべきかを特定するのに役立つカットオフ忠実度値を判定する。

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