論文の概要: QTFlow: Quantitative Timing-Sensitive Information Flow for Security-Aware Hardware Design on RTL

• arxiv url: http://arxiv.org/abs/2401.17819v2
• Date: Tue, 6 Feb 2024 17:22:26 GMT
• ステータス: 処理完了
• システム内更新日: 2024-03-25 12:08:11.091516
• Title: QTFlow: Quantitative Timing-Sensitive Information Flow for Security-Aware Hardware Design on RTL
• Title（参考訳）: QTFlow: RTL上のセキュリティ対応ハードウェア設計のための定量的タイミング感覚情報フロー
• Authors: Lennart M. Reimann, Anshul Prashar, Chiara Ghinami, Rebecca Pelke, Dominik Sisejkovic, Farhad Merchant, Rainer Leupers,
• Abstract要約: 設計段階でのハードウェア情報漏洩を定量化する,タイミングに敏感なフレームワークQTFlowを紹介する。 QTFlowは、タイミングチャネルを自律的に識別し、時間に依存しない分析から生じるすべての偽陽性を減少させる。
• 参考スコア（独自算出の注目度）: 0.3679557794795275
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: In contemporary Electronic Design Automation (EDA) tools, security often takes a backseat to the primary goals of power, performance, and area optimization. Commonly, the security analysis is conducted by hand, leading to vulnerabilities in the design remaining unnoticed. Security-aware EDA tools assist the designer in the identification and removal of security threats while keeping performance and area in mind. Cutting-edge methods employ information flow analysis to identify inadvertent information leaks in design structures. Current information leakage detection methods use quantitative information flow analysis to quantify the leaks. However, handling sequential circuits poses challenges for state-of-the-art techniques due to their time-agnostic nature, overlooking timing channels, and introducing false positives. To address this, we introduce QTFlow, a timing-sensitive framework for quantifying hardware information leakages during the design phase. Illustrating its effectiveness on open-source benchmarks, QTFlow autonomously identifies timing channels and diminishes all false positives arising from time-agnostic analysis when contrasted with current state-of-the-art techniques.
• Abstract（参考訳）: 現代のElectronic Design Automation (EDA) ツールでは、セキュリティはパワー、パフォーマンス、領域最適化の主な目標を後押しすることが多い。 一般的に、セキュリティ分析は手動で行われるため、設計上の脆弱性は気づかないままである。 セキュリティを意識したEDAツールは,パフォーマンスと領域を念頭に置いて,セキュリティ脅威の識別と削除を支援する。 カットエッジ法は、設計構造における意図しない情報漏洩を特定するために、情報フロー解析を用いる。 現在の情報漏洩検出方法は、定量的情報フロー分析を用いて漏洩を定量化する。 しかし、シーケンシャル回路の扱いは、時間に依存しない性質、タイミングチャネルを見渡すこと、偽陽性を導入することなどにより、最先端技術に課題をもたらす。 これを解決するために、設計フェーズ中にハードウェア情報漏洩を定量化する、タイミングに敏感なフレームワークQTFlowを紹介する。 QTFlowはオープンソースベンチマークの有効性を図示し、タイミングチャネルを自律的に識別し、現在の最先端技術と対比した場合に、時間に依存しない分析から生じるすべての偽陽性を低減します。

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