論文の概要: SF-MMCN: A Low Power Re-configurable Server Flow Convolution Neural Network Accelerator
- arxiv url: http://arxiv.org/abs/2403.10542v1
- Date: Fri, 8 Mar 2024 23:04:14 GMT
- ステータス: 処理完了
- システム内更新日: 2024-03-25 07:56:27.270756
- Title: SF-MMCN: A Low Power Re-configurable Server Flow Convolution Neural Network Accelerator
- Title（参考訳）: SF-MMCN:低消費電力再構成可能なサーバフロー畳み込みニューラルネットワーク加速器
- Authors: Huan-Ke Hsu, I-Chyn Wey, T. Hui Teo,
- Abstract要約: 畳み込みニューラルネットワーク(CNN)アクセラレータは近年急速に開発されている。
様々な機能とアルゴリズムを備えたCNNアクセラレータが多数存在し、低消費電力と高速な性能を実現している。
従来のCNNアクセラレータではPEアレイのスケールが大きすぎるため、乗算および蓄積(MAC)計算を行う際に最もエネルギー消費がかかる。
CNNモデルにおける並列構造の出現は、操作効率と面積効率の両方に影響を与えるため、CNNアクセラレータの設計に挑戦する。
- 参考スコア（独自算出の注目度）: 0.210674772139335
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Convolution Neural Network (CNN) accelerators have been developed rapidly in recent studies. There are lots of CNN accelerators equipped with a variety of function and algorithm which results in low power and high-speed performances. However, the scale of a PE array in traditional CNN accelerators is too big, which costs the most energy consumption while conducting multiply and accumulation (MAC) computations. The other issue is that due to the advance of CNN models, there are enormous models consist of parallel structures such as residual block in Residual Network (ResNet). The appearance of parallel structure in CNN models gives a challenge to the design of CNN accelerators owing to impacts on both operation and area efficiency. This study proposed SF-MMCN structure. The scale of PE array in proposed designs is reduced by pipeline technique in a PE. Proposed SF structure successfully make proposed SF-MMCN operate in high efficiency when facing parallel structures in CNN models. Proposed design is implemented with TSMC 90nm technology on VGG-16 and ResNet-18 environments. The performance of proposed design achieves 76% energy saving, 55% area saving and increases operation and are efficiency 9.25 times and 4.92 times respectively.
- Abstract（参考訳）: 畳み込みニューラルネットワーク(CNN)アクセラレータは近年急速に開発されている。
様々な機能とアルゴリズムを備えたCNNアクセラレータが多数存在し、低消費電力と高速な性能を実現している。
しかし、従来のCNNアクセラレータではPEアレイのスケールが大きすぎるため、乗算および蓄積(MAC)計算を行う際に最もエネルギー消費がかかる。
もう1つの問題は、CNNモデルの進歩により、Residual Network(Residual Network)の残留ブロックのような並列構造からなる巨大なモデルが存在することである。
CNNモデルにおける並列構造の出現は、操作効率と面積効率の両方に影響を与えるため、CNNアクセラレータの設計に挑戦する。
本研究ではSF-MMCN構造を提案する。
提案設計におけるPEアレイのスケールは,PEのパイプライン技術により低減される。
提案した SF-MMCN 構造は,CNN モデルにおいて並列構造に対して高い効率で動作可能である。
提案された設計は、VGG-16およびResNet-18環境上でTSMC 90nm技術で実装されている。
提案手法の性能は76%の省エネ、55%の省エネ、55%の省エネ、5.25倍の省エネ、4.92倍の効率である。
関連論文リスト
- SpiDR: A Reconfigurable Digital Compute-in-Memory Spiking Neural Network Accelerator for Event-based Perception [8.968583287058959]
スパイキングニューラルネットワーク(SNN)は、ダイナミックビジョンセンサー(DVS)によって生成された非同期時間データを効率的に処理する方法を提供する。
既存のSNNアクセラレータは、多様なニューロンモデル、ビット精度、ネットワークサイズへの適応性の制限に悩まされている。
本稿では,CIM (Citical Compute-in-Memory) SNNアクセラレーターを,拡張性および再構成性を備えたチップ名として提案する。
論文 参考訳（メタデータ） (2024-11-05T06:59:02Z) - EPS-MoE: Expert Pipeline Scheduler for Cost-Efficient MoE Inference [49.94169109038806]
本稿では,新しいパイプラインスケジューラであるEPS-MoEを紹介する。
その結果,既存の並列推論手法に比べて,プリフィルスループットが平均21%向上していることが判明した。
論文 参考訳（メタデータ） (2024-10-16T05:17:49Z) - Analog Spiking Neuron in CMOS 28 nm Towards Large-Scale Neuromorphic Processors [0.8426358786287627]
本研究では,TSMCの28nmCMOS技術を用いた低消費電力Leaky Integrate- and-Fireニューロンの設計を提案する。
製造されたニューロンは1.61 fJ/スパイクを消費し、34$mu m2$の活性領域を占有し、最大スパイク周波数は250mVで300kHzである。
論文 参考訳（メタデータ） (2024-08-14T17:51:20Z) - A Precision-Optimized Fixed-Point Near-Memory Digital Processing Unit
for Analog In-Memory Computing [10.992736723518036]
固定点演算に基づくNMPU(Near-Memory Digital Processing Unit)を提案する。
従来の手法よりも競争精度と高い計算スループットを実現している。
我々は,AIMCチップのデータを用いてNMPUの有効性を検証するとともに,提案したNMPUを用いたシミュレーションAIMCシステムが,既存のFP16ベースの実装よりも優れていることを示す。
論文 参考訳（メタデータ） (2024-02-12T10:30:45Z) - EPIM: Efficient Processing-In-Memory Accelerators based on Epitome [78.79382890789607]
畳み込みのような機能を提供する軽量神経オペレータであるEpitomeを紹介する。
ソフトウェア側では,PIMアクセラレータ上でのエピトームのレイテンシとエネルギを評価する。
ハードウェア効率を向上させるため,PIM対応層設計手法を提案する。
論文 参考訳（メタデータ） (2023-11-12T17:56:39Z) - ADC/DAC-Free Analog Acceleration of Deep Neural Networks with Frequency
Transformation [2.7488316163114823]
本稿では,アナログ領域の周波数ベーステンソル変換を用いた周波数領域ニューラルネットワークのエネルギー効率向上手法を提案する。
提案手法は,変換行列のトレーニング可能なパラメータを不要にすることで,よりコンパクトなセルを実現する。
16$times$16のクロスバーで8ビット入力処理を行い,Watt当たりの1602テラ演算のエネルギー効率を実現する。
論文 参考訳（メタデータ） (2023-09-04T19:19:39Z) - SCONNA: A Stochastic Computing Based Optical Accelerator for Ultra-Fast,
Energy-Efficient Inference of Integer-Quantized CNNs [0.0]
CNN推論タスクは、一般的にベクトルドット生成(VDP)操作に変換される畳み込み演算を使用する。
いくつかのフォトニックマイクロリング共振器(MRR)ベースのハードウェアアーキテクチャが整数量子化CNNを高速化するために提案されている。
既存のフォトニックMRRベースのアナログ加速器は、達成可能な入力/重み付け精度とVDP操作サイズとの間に非常に強いトレードオフを示す。
論文 参考訳（メタデータ） (2023-02-14T13:35:15Z) - Collaborative Intelligent Reflecting Surface Networks with Multi-Agent
Reinforcement Learning [63.83425382922157]
インテリジェント・リフレクション・サーフェス(IRS)は将来の無線ネットワークに広く応用されることが想定されている。
本稿では,エネルギー収穫能力を備えた協調型IRSデバイスを用いたマルチユーザ通信システムについて検討する。
論文 参考訳（メタデータ） (2022-03-26T20:37:14Z) - FastFlowNet: A Lightweight Network for Fast Optical Flow Estimation [81.76975488010213]
ディセンス光学フロー推定は、多くのロボットビジョンタスクで重要な役割を果たしています。
現在のネットワークはしばしば多くのパラメータを占有し、計算コストがかかる。
提案したFastFlowNetは、周知の粗大なやり方で、以下のイノベーションで機能する。
論文 参考訳（メタデータ） (2021-03-08T03:09:37Z) - MicroNet: Towards Image Recognition with Extremely Low FLOPs [117.96848315180407]
MicroNetは計算コストの極めて低い効率的な畳み込みニューラルネットワークである。
MicroNetのファミリは、低いFLOP体制における最先端技術よりも大きなパフォーマンス向上を実現している。
例えば、MicroNet-M1は12のMFLOPを持つImageNet分類において61.1%のトップ-1の精度を達成し、MobileNetV3を11.3%上回っている。
論文 参考訳（メタデータ） (2020-11-24T18:59:39Z) - Toward fast and accurate human pose estimation via soft-gated skip
connections [97.06882200076096]
本稿では,高精度かつ高効率な人間のポーズ推定について述べる。
我々は、最先端技術よりも精度と効率を両立させる文脈において、この設計選択を再分析する。
本モデルでは,MPII と LSP のデータセットから最先端の結果が得られる。
論文 参考訳（メタデータ） (2020-02-25T18:51:51Z)
関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。
指定された論文の情報です。
本サイトの運営者は本サイト（すべての情報・翻訳含む）の品質を保証せず、本サイト（すべての情報・翻訳含む）を使用して発生したあらゆる結果について一切の責任を負いません。