論文の概要: Embedded FPGA Developments in 130nm and 28nm CMOS for Machine Learning in Particle Detector Readout

• arxiv url: http://arxiv.org/abs/2404.17701v3
• Date: Tue, 2 Jul 2024 13:25:00 GMT
• ステータス: 処理完了
• システム内更新日: 2024-07-03 12:13:48.861660
• Title: Embedded FPGA Developments in 130nm and 28nm CMOS for Machine Learning in Particle Detector Readout
• Title（参考訳）: 粒子検出器読み出しにおける機械学習のための130nmおよび28nmCMOSの組み込みFPGA開発
• Authors: Julia Gonski, Aseem Gupta, Haoyi Jia, Hyunjoon Kim, Lorenzo Rota, Larry Ruckman, Angelo Dragone, Ryan Herbst,
• Abstract要約: フィールドプログラマブルゲートアレイ(eFPGA)技術は、アプリケーション固有の集積回路(ASIC)の設計における再構成可能なロジックの実装を可能にする FABulous"と呼ばれるオープンソースのフレームワークは、130nmと28nmのCMOS技術ノードを用いたeFPGAの設計に使用された。 ソースにおけるセンサデータの削減のために設計された機械学習ベースの分類器を合成し、eFPGA上に構成した。
• 参考スコア（独自算出の注目度）: 0.7367855181841242
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Embedded field programmable gate array (eFPGA) technology allows the implementation of reconfigurable logic within the design of an application-specific integrated circuit (ASIC). This approach offers the low power and efficiency of an ASIC along with the ease of FPGA configuration, particularly beneficial for the use case of machine learning in the data pipeline of next-generation collider experiments. An open-source framework called "FABulous" was used to design eFPGAs using 130 nm and 28 nm CMOS technology nodes, which were subsequently fabricated and verified through testing. The capability of an eFPGA to act as a front-end readout chip was assessed using simulation of high energy particles passing through a silicon pixel sensor. A machine learning-based classifier, designed for reduction of sensor data at the source, was synthesized and configured onto the eFPGA. A successful proof-of-concept was demonstrated through reproduction of the expected algorithm result on the eFPGA with perfect accuracy. Further development of the eFPGA technology and its application to collider detector readout is discussed.
• Abstract（参考訳）: 組み込みフィールドプログラマブルゲートアレイ(eFPGA)技術は、アプリケーション固有の集積回路(ASIC)の設計において再構成可能なロジックの実装を可能にする。 このアプローチはASICの低消費電力と効率、FPGA構成の容易さ、特に次世代コライダー実験のデータパイプラインにおける機械学習のユースケースに有益である。 FABulous"と呼ばれるオープンソースのフレームワークは130nmと28nmのCMOS技術ノードを使ってeFPGAを設計するために使われ、その後、テストによって製造され検証された。 シリコン画素センサを通した高エネルギー粒子のシミュレーションを用いて,eFPGAをフロントエンドの読み出しチップとして機能させる能力を評価した。 ソースにおけるセンサデータの削減のために設計された機械学習ベースの分類器を合成し、eFPGA上に構成した。 完全な精度でeFPGA上で予測されたアルゴリズムを再現し,概念実証に成功した。 eFPGA技術のさらなる発展とコライダー検出器の読み出しへの応用について論じる。

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