論文の概要: Practical quantum advantage on partially fault-tolerant quantum computer
- arxiv url: http://arxiv.org/abs/2408.14848v1
- Date: Tue, 27 Aug 2024 07:58:09 GMT
- ステータス: 処理完了
- システム内更新日: 2024-08-28 14:33:22.622648
- Title: Practical quantum advantage on partially fault-tolerant quantum computer
- Title（参考訳）: 部分フォールトトレラント量子コンピュータにおける実用的量子優位性
- Authors: Riki Toshio, Yutaro Akahoshi, Jun Fujisaki, Hirotaka Oshima, Shintaro Sato, Keisuke Fujii,
- Abstract要約: 我々は、早期FTQCデバイスにおける実用的な量子アドバンテージを実現するための代替手法を提案する。
我々のフレームワークは、空間的オーバーヘッドを最小限に抑えるために、部分的にフォールトトレラントな論理演算に基づいている。
フレームワークの潜在能力を生かした,有望なアプリケーションをいくつか紹介する。
- 参考スコア（独自算出の注目度）: 0.6449786007855248
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Achieving quantum speedups in practical tasks remains challenging for current noisy intermediate-scale quantum (NISQ) devices. These devices always encounter significant obstacles such as inevitable physical errors and the limited scalability of current near-term algorithms. Meanwhile, assuming a typical architecture for fault-tolerant quantum computing (FTQC), realistic applications inevitably require a vast number of qubits, typically exceeding $10^6$, which seems far beyond near-term realization. In this work, to bridge the gap between the NISQ and FTQC eras, we propose an alternative approach to achieve practical quantum advantages on early-FTQC devices. Our framework is based on partially fault-tolerant logical operations to minimize spatial overhead and avoids the costly distillation techniques typically required for executing non-Clifford gates. To this end, we develop a space-time efficient state preparation protocol to generate an ancillary non-Clifford state consumed for implementing an analog rotation gate with an arbitrary small angle $\theta$ and a remarkably low worst-case error rate below $\mathcal{O}(|\theta| p_{\text{ph}})$, where $p_{\text{ph}}$ is the physical error rate. Furthermore, we propose several error suppression schemes tailored to our preparation protocol, which are essential to minimize the overhead for mitigating errors. Based on this framework, we present several promising applications that leverage the potential of our framework, including the Trotter simulation and quantum phase estimation (QPE). Notably, we demonstrate that our framework allows us to perform the QPE for $(8\times 8)$-site Hubbard model with fewer than $4.9\times 10^4$ qubits and an execution time of 9 days (or 12 minutes with full parallelization) under $p_{\text{ph}}=10^{-4}$, which is significantly faster than recent classical estimation with tensor network techniques (DMRG and PEPS).
- Abstract（参考訳）: 実用的なタスクで量子スピードアップを達成することは、現在のノイズの多い中間規模量子(NISQ)デバイスでは依然として困難である。
これらのデバイスは、必然的な物理的エラーや、現在の短期アルゴリズムのスケーラビリティの制限など、常に重大な障害に直面している。
一方、フォールトトレラント量子コンピューティング(FTQC)の典型的なアーキテクチャを仮定すると、現実的なアプリケーションは必然的に膨大な量子ビットを必要とする。
本研究では, NISQ と FTQC のギャップを埋めるために, 早期FTQC デバイス上での実用的な量子的優位性を実現するための代替手法を提案する。
我々のフレームワークは、空間的オーバーヘッドを最小限に抑え、非クリフォードゲートの実行に必要な高価な蒸留技術を避けるために、部分的にフォールトトレラントな論理演算に基づいている。
この目的のために、任意の小さな角度$\theta$と驚くほど低い最悪ケースエラー率$\mathcal{O}(|\theta| p_{\text{ph}})$,$p_{\text{ph}}$が物理誤差率であるアナログ回転ゲートを実装するために使用されるアシラリー非クリフォード状態を生成するための時空効率的な状態準備プロトコルを開発する。
さらに,提案プロトコルに適合するいくつかのエラー抑制手法を提案し,エラーの軽減に要するオーバーヘッドを最小限に抑える。
この枠組みに基づいて, トロッターシミュレーションや量子位相推定 (QPE) など, フレームワークのポテンシャルを利用する有望なアプリケーションをいくつか提示する。
特に、我々のフレームワークは、$(8\times 8)$-site Hubbardモデルで4.9\times 10^4$ qubits未満で、p_{\text{ph}}=10^{-4}$以下の実行時間(フル並列化で12分)でQPEを実行できます。
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