論文の概要: Spatial Variation-Aware Read Disturbance Defenses: Experimental Analysis of Real DRAM Chips and Implications on Future Solutions
- arxiv url: http://arxiv.org/abs/2402.18652v1
- Date: Wed, 28 Feb 2024 19:00:55 GMT
- ステータス: 処理完了
- システム内更新日: 2024-03-18 06:49:31.429246
- Title: Spatial Variation-Aware Read Disturbance Defenses: Experimental Analysis of Real DRAM Chips and Implications on Future Solutions
- Title（参考訳）: 空間変動を考慮した読み取り外乱防御:実DRAMチップの実験的解析と今後の課題
- Authors: Abdullah Giray Yağlıkçı, Yahya Can Tuğrul, Geraldo F. Oliveira, İsmail Emir Yüksel, Ataberk Olgun, Haocong Luo, Onur Mutlu,
- Abstract要約: 本報告では,読み出し障害の空間的変動の厳密な実DRAMチップ特性について述べる。
Sv"ardは、行レベルの読み取り障害プロファイルに基づいて、既存のソリューションの攻撃性を動的に適応する新しいメカニズムである。
- 参考スコア（独自算出の注目度）: 6.731882555515892
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Read disturbance in modern DRAM chips is a widespread phenomenon and is reliably used for breaking memory isolation, a fundamental building block for building robust systems. RowHammer and RowPress are two examples of read disturbance in DRAM where repeatedly accessing (hammering) or keeping active (pressing) a memory location induces bitflips in other memory locations. Unfortunately, shrinking technology node size exacerbates read disturbance in DRAM chips over generations. As a result, existing defense mechanisms suffer from significant performance and energy overheads, limited effectiveness, or prohibitively high hardware complexity. In this paper, we tackle these shortcomings by leveraging the spatial variation in read disturbance across different memory locations in real DRAM chips. To do so, we 1) present the first rigorous real DRAM chip characterization study of spatial variation of read disturbance and 2) propose Sv\"ard, a new mechanism that dynamically adapts the aggressiveness of existing solutions based on the row-level read disturbance profile. Our experimental characterization on 144 real DDR4 DRAM chips representing 10 chip designs demonstrates a large variation in read disturbance vulnerability across different memory locations: in the part of memory with the worst read disturbance vulnerability, 1) up to 2x the number of bitflips can occur and 2) bitflips can occur at an order of magnitude fewer accesses, compared to the memory locations with the least vulnerability to read disturbance. Sv\"ard leverages this variation to reduce the overheads of five state-of-the-art read disturbance solutions, and thus significantly increases system performance.
- Abstract（参考訳）: 現代のDRAMチップにおける読み取り障害は広範な現象であり、堅牢なシステムを構築するための基本的なビルディングブロックであるメモリアイソレーションの破壊に確実に使用される。
RowHammerとRowPressはDRAMにおける読み取り障害の2つの例である。
残念ながら、ノードサイズを縮小する技術は、世代を重ねてDRAMチップの読み出し障害を悪化させる。
その結果、既存の防御機構は、性能とエネルギーのオーバーヘッド、限られた有効性、あるいは極めて高いハードウェアの複雑さに悩まされている。
本稿では、実際のDRAMチップにおいて、異なるメモリ位置における読み出し障害の空間的変動を利用して、これらの欠点に対処する。
そうするために、私たちは
1)読み出し障害と読み出し障害の空間的変動に関する第1回厳密な実DRAMチップ特性の検討
Sv\"ardは、行レベルの読み取り障害プロファイルに基づいて、既存のソリューションの攻撃性を動的に適応する新しいメカニズムである。
10チップ設計を表す144個の実DDR4 DRAMチップを実験的に評価したところ、メモリの異なる場所で読み出し障害の脆弱性が大きく変動していることが判明した。
1) 最大2倍まで、ビットフリップの数が発生しうる。
2) ビットフリップは、読み出し障害の最小限の脆弱性を持つメモリロケーションと比較して、桁違いに少ないアクセスで発生する可能性がある。
Sv\"ardはこの変化を利用して、5つの最先端の読み取り障害ソリューションのオーバーヘッドを減らし、システム性能を大幅に向上させる。
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