論文の概要: Hardware-Software Co-optimised Fast and Accurate Deep Reconfigurable Spiking Inference Accelerator Architecture Design Methodology

• arxiv url: http://arxiv.org/abs/2410.16298v1
• Date: Mon, 07 Oct 2024 05:04:13 GMT
• ステータス: 翻訳完了
• システム内更新日: 2024-10-27 05:40:49.917087
• Title: Hardware-Software Co-optimised Fast and Accurate Deep Reconfigurable Spiking Inference Accelerator Architecture Design Methodology
• Title（参考訳）: ハードウェアソフトウェアによる高速かつ高精度なスパイキング推論高速化設計手法
• Authors: Anagha Nimbekar, Prabodh Katti, Chen Li, Bashir M. Al-Hashimi, Amit Acharyya, Bipin Rajendran,
• Abstract要約: Spiking Neural Networks(SNN)は、機械学習モデルのエネルギー効率を改善するための有望なアプローチとして登場した。 我々は,ソフトウェア学習深層ニューラルネットワーク(DNN)を高精度スパイキングモデルに移植するハードウェア・ソフトウェア共同最適化戦略を開発した。
• 参考スコア（独自算出の注目度）: 2.968768532937366
• License:
• Abstract: Spiking Neural Networks (SNNs) have emerged as a promising approach to improve the energy efficiency of machine learning models, as they naturally implement event-driven computations while avoiding expensive multiplication operations. In this paper, we develop a hardware-software co-optimisation strategy to port software-trained deep neural networks (DNN) to reduced-precision spiking models demonstrating fast and accurate inference in a novel event-driven CMOS reconfigurable spiking inference accelerator. Experimental results show that a reduced-precision Resnet-18 and VGG-11 SNN models achieves classification accuracy within 1% of the baseline full-precision DNN model within 8 spike timesteps. We also demonstrate an FPGA prototype implementation of the spiking inference accelerator with a throughput of 38.4 giga operations per second (GOPS) consuming 1.54 Watts on PYNQ-Z2 FPGA. This corresponds to 0.6 GOPS per processing element and 2.25,GOPS/DSP slice, which is 2x and 4.5x higher utilisation efficiency respectively compared to the state-of-the-art. Our co-optimisation strategy can be employed to develop deep reduced precision SNN models and port them to resource-efficient event-driven hardware accelerators for edge applications.
• Abstract（参考訳）: Spiking Neural Networks(SNN)は、高価な乗算操作を避けながらイベント駆動型計算を自然に実装するため、機械学習モデルのエネルギー効率を改善するための有望なアプローチとして登場した。 本稿では,ソフトウェア学習深層ニューラルネットワーク(DNN)を,新しいイベント駆動CMOS再構成可能なスパイク推論アクセラレータにおいて高速かつ正確な推論を示す精度の低いスパイクモデルに移植するハードウェア・ソフトウェア共同最適化戦略を開発する。 実験結果から, 精度の低いResnet-18モデルとVGG-11 SNNモデルでは, 8回のスパイクタイムステップでベースライン完全精度DNNモデルの1%以内の分類精度が得られた。 また、PYNQ-Z2 FPGA上で1.54ワットを消費するスループットが38.4ギガ/秒(GOPS)であるスパイキング推論アクセラレータのFPGAプロトタイプの実装を実演する。 これは処理要素あたり0.6 GOPSと2.25,GOPS/DSPスライスに対応しており、それぞれ最先端と比較して2倍、4.5倍高い利用効率である。 我々の共同最適化戦略は、より精度の低いSNNモデルを開発し、それらをエッジアプリケーションのためのリソース効率の高いイベント駆動ハードウェアアクセラレータに移植するために利用することができる。

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