論文の概要: Analysis of a 3D Integrated Superconducting Quantum Chip Structure

• arxiv url: http://arxiv.org/abs/2505.02263v1
• Date: Sun, 04 May 2025 21:34:04 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-05-06 18:49:35.517079
• Title: Analysis of a 3D Integrated Superconducting Quantum Chip Structure
• Title（参考訳）: 3次元集積超電導量子チップ構造の解析
• Authors: James Saslow, Hiu Yung Wong,
• Abstract要約: 本研究は3次元集積量子チップアーキテクチャの解析とシミュレーションを併用した研究である。 分離した高抵抗シリコン基板上に作製された2つの超伝導量子ビットを積み重ねることで、フリップチップにインスパイアされた構造をモデル化する。 固有周波数,Q因子,デコヒーレンス時間,非調和性,クロスカー,参加比,クビット結合エネルギーなどの重要な量子量を評価する。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: This work presents a combined analytical and simulation-based study of a 3D-integrated quantum chip architecture. We model a flip-chip-inspired structure by stacking two superconducting qubits fabricated on separate high-resistivity silicon substrates through a dielectric interlayer. Utilizing \emph{rigorous} Ansys High-Frequency Structure Simulator (HFSS) simulations and analytical models from microwave engineering and quantum theory, we evaluate key quantum metrics such as eigenfrequencies, Q-factors, decoherence times, anharmonicity, cross-Kerr, participation ratios, and qubit coupling energy to describe the performance of the quantum device as a function of integration parameters. The integration parameters include the thickness and the quality of the dielectric interlayer. For detuned qubits, these metrics remain mostly invariant with respect to the substrate separation. However, introducing dielectric interlayer loss decreases the qubit quality factor, which consequentially degrades the relaxation time of the qubit. It is found that for the structure studied in this work, the stacked chip distance can be as small as $0.5 \text{mm}$. These findings support the viability of 3D quantum integration as a scalable alternative to planar architectures, while identifying key limitations in qubit coherence preservation due to lossy interlayer materials.
• Abstract（参考訳）: 本研究は3次元集積量子チップアーキテクチャの解析とシミュレーションを併用した研究である。 誘電体層を介し, 分離した高比抵抗シリコン基板上に作製した2つの超伝導量子ビットを積み重ねることで, フリップチップにインスパイアされた構造をモデル化する。 マイクロ波工学と量子理論のシミュレーションと解析モデルを用いて、固有周波数、Q因子、デコヒーレンス時間、アンハーモニック性、クロスカー、参加比、および量子ビット結合エネルギーなどの重要な量子メトリクスを評価し、量子デバイスの性能を積分パラメータの関数として記述する。 積分パラメータは誘電体層厚と品質を含む。 変形量子ビットの場合、これらの測定値は基質分離に関してほとんど不変である。 しかし、誘電体層間損失を導入すると、クビットの緩和時間を連続的に低下させるクビット品質係数が低下する。 この研究で研究された構造に対して、積み重ねられたチップ距離は、0.5 の text{mm}$ まで小さくすることができる。 これらの知見は、平面アーキテクチャのスケーラブルな代替として3次元量子積分が実現可能であることをサポートし、また、損失の少ない層間材料による量子コヒーレンス保存の鍵となる限界を同定した。

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