論文の概要: ProtocolLLM: RTL Benchmark for SystemVerilog Generation of Communication Protocols

• arxiv url: http://arxiv.org/abs/2506.07945v1
• Date: Mon, 09 Jun 2025 17:10:47 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-06-10 16:33:11.070601
• Title: ProtocolLLM: RTL Benchmark for SystemVerilog Generation of Communication Protocols
• Title（参考訳）: ProtocolLLM: RTL Benchmark for SystemVerilog Generation of Communication Protocols
• Authors: Arnav Sheth, Ivaxi Sheth, Mario Fritz,
• Abstract要約: 大きな言語モデル(LLM)は、汎用プログラミング言語のコードを生成する上で有望な能力を示している。 SystemVerilogは論理指向であり、タイミング、セマンティクス、合成可能性の制約に厳格に固執することを要求する。 本稿では,I2C,This,IC,AXIの4つの広く使用されているプロトコルを対象とした,最初のベンチマークスイートを紹介する。
• 参考スコア（独自算出の注目度）: 45.66401695351214
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Recent advances in Large Language Models (LLMs) have shown promising capabilities in generating code for general-purpose programming languages. In contrast, their applicability for hardware description languages, particularly for generating synthesizable and functionally correct designs, remains significantly underexplored. HDLs such as SystemVerilog are logic-oriented and demand strict adherence to timing semantics, concurrency, and synthesizability constraints. Moreover, HDL-based design flows encompass a broad set of tasks beyond structural code generation, including testbench development, assertion-based verification, timing closure, and protocol-level integration for on-chip communication. The objective of our paper is to analyze the capabilities of state-of-the-art LLMs in generating SystemVerilog implementations of standard communication protocols, a core component of embedded and System-on-Chip (SoC) architectures. This paper introduces the first benchmark suite targeting four widely used protocols: SPI, I2C, UART, and AXI. We define code generation tasks that capture varying levels of design abstraction and prompt specificity. The generated designs are assessed for syntactic correctness, synthesizability, and functional fidelity via waveform simulation and test benches.
• Abstract（参考訳）: LLM(Large Language Models)の最近の進歩は、汎用プログラミング言語のコード生成において有望な能力を示している。 対照的に、ハードウェア記述言語、特に合成可能で機能的に正しい設計を生成するための適用性は、明らかに過小評価されている。 SystemVerilogのようなHDLは論理指向であり、タイミングのセマンティクス、並行性、合成可能性の制約に厳格に準拠する必要がある。 さらに、HDLベースの設計フローは、テストベンチ開発、アサーションベースの検証、タイミングクロージャ、オンチップ通信のためのプロトコルレベルの統合など、構造的コード生成以外の幅広いタスクを含んでいる。 本研究の目的は,組込みおよびシステム・オン・チップ(SoC)アーキテクチャのコアコンポーネントである標準通信プロトコルのSystemVerilog実装を生成する上で,最先端のLLMの能力を解析することである。 本稿では,SPI,I2C,UART,AXIの4つの広く使用されているプロトコルを対象とした最初のベンチマークスイートを紹介する。 コード生成タスクを定義し、さまざまなレベルの設計抽象化をキャプチャし、特異性を促します。 生成した設計は、波形シミュレーションおよびテストベンチを介して、構文的正しさ、合成性、機能的忠実度を評価する。

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