論文の概要: Code Difference Guided Fuzzing for FPGA Logic Synthesis Compilers via Bayesian Optimization
- arxiv url: http://arxiv.org/abs/2508.17713v1
- Date: Mon, 25 Aug 2025 06:41:36 GMT
- ステータス: 翻訳完了
- システム内更新日: 2025-08-26 18:43:45.663057
- Title: Code Difference Guided Fuzzing for FPGA Logic Synthesis Compilers via Bayesian Optimization
- Title(参考訳): ベイズ最適化によるFPGA論理合成コンパイラのコード差分ファズリング
- Authors: Zhihao Xu, Shikai Guo, Guilin Zhao, Peiyu Zou, Siwen Wang, Qian Ma, Hui Li, Furui Zhan,
- Abstract要約: 我々は、FPGA論理合成コンパイラのバグを検出するため、LCC-Fuzzと呼ばれるベイズ最適化に基づく誘導突然変異戦略を提案する。
3ヶ月の間に、LSC-Fuzzは16のバグを発見し、そのうち12が公式の技術サポートによって確認されている。
- 参考スコア(独自算出の注目度): 8.52837330241478
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Field Programmable Gate Arrays (FPGAs) play a crucial role in Electronic Design Automation (EDA) applications, which have been widely used in safety-critical environments, including aerospace, chip manufacturing, and medical devices. A critical step in FPGA development is logic synthesis, which enables developers to translate their software designs into hardware net lists, which facilitates the physical implementation of the chip, detailed timing and power analysis, gate-level simulation, test vector generation, and optimization and consistency checking. However, bugs or incorrect implementations in FPGA logic synthesis compilers may lead to unexpected behaviors in target wapplications, posing security risks. Therefore, it is crucial to eliminate such bugs in FPGA logic synthesis compilers. The effectiveness of existing works is still limited by its simple, blind mutation strategy. To address this challenge, we propose a guided mutation strategy based on Bayesian optimization called LSC-Fuzz to detect bugs in FPGA logic synthesis compilers. Specifically, LSC-Fuzz consists of three components: the test-program generation component, the Bayesian diversity selection component, and the equivalent check component. By performing test-program generation and Bayesian diversity selection, LSC-Fuzz generates diverse and complex HDL code, thoroughly testing the FPGA logic synthesis compilers using equivalent check to detect bugs. Through three months, LSC-Fuzz has found 16 bugs, 12 of these has been confirmed by official technical support.
- Abstract(参考訳): フィールドプログラマブルゲートアレイ(FPGA)は電子設計自動化(EDA)アプリケーションにおいて重要な役割を果たす。
FPGA開発における重要なステップは、開発者が自身のソフトウェア設計をハードウェアネットリストに変換することを可能にし、チップの物理的実装、詳細なタイミングと電力分析、ゲートレベルのシミュレーション、テストベクトル生成、最適化と整合性チェックを容易にする。
しかし、FPGAロジック合成コンパイラのバグや不正確な実装は、ターゲットのウェープリケーションにおいて予期せぬ振る舞いを生じさせ、セキュリティ上のリスクを生じさせる可能性がある。
したがって、FPGA論理合成コンパイラのそのようなバグを取り除くことが重要である。
既存の作品の有効性は、その単純で盲目な突然変異戦略によって制限されている。
この課題に対処するために、FPGA論理合成コンパイラのバグを検出するため、LCC-Fuzzと呼ばれるベイズ最適化に基づく誘導突然変異戦略を提案する。
具体的には、LCC-Fuzzは、テストプログラム生成コンポーネント、ベイズ多様性選択コンポーネント、等価チェックコンポーネントの3つのコンポーネントから構成される。
テストプログラムの生成とベイジアン多様性の選択によって、LCC-Fuzzは多様な複雑なHDLコードを生成し、同等のチェックを使ってFPGAロジック合成コンパイラを徹底的にテストしてバグを検出する。
3ヶ月の間に、LSC-Fuzzは16のバグを発見し、そのうち12が公式の技術サポートによって確認されている。
関連論文リスト
- A Novel Mutation Based Method for Detecting FPGA Logic Synthesis Tool Bugs [7.8865444084780965]
FPGA論理合成ツールの試験方法であるVERMEIを提案する。
VERMEIは前処理、等価突然変異、バグ識別の3つのモジュールで構成されている。
5ヶ月以内にVERMEIは15のバグをベンダーに報告した。
論文 参考訳(メタデータ) (2025-08-21T13:11:59Z) - ProtocolLLM: RTL Benchmark for SystemVerilog Generation of Communication Protocols [45.66401695351214]
本稿では,広く使用されているSystemVerilogプロトコルを対象とした最初のベンチマークスイートであるProtocolLLMを紹介する。
我々は,ほとんどのモデルがタイミング制約に従う通信プロトコルのSystemVerilogコードを生成するのに失敗したことを観察する。
論文 参考訳(メタデータ) (2025-06-09T17:10:47Z) - A Novel Interactive-Guided Differential Testing Approach for FPGA Simulation Debugger Tools [9.441160923314227]
本稿では、VivadoのFPGAチップデバッガツールのバグを検出するために、DB-Hunterと呼ばれる対話型微分テスト手法を提案する。
DB-HunterはRTL設計変換コンポーネント、デバッグアクション変換コンポーネント、対話型差分テストコンポーネントの3つのコンポーネントで構成される。
3ヶ月でDB-Hunterは18の問題を報告し、Xilinx Supportのバグとして確認された10、前バージョンで6のバグが修正された。
論文 参考訳(メタデータ) (2025-03-03T03:38:20Z) - A Novel HDL Code Generator for Effectively Testing FPGA Logic Synthesis Compilers [3.5768623563189776]
ロジック合成コンパイラの欠陥は、ターゲットアプリケーションの予期せぬ動作を引き起こし、セキュリティリスクを引き起こす可能性がある。
LegoHDLはFPGA合成ロジックコンパイラを包括的にテストするための構文有効なHDLコードを生成する新しい方法である。
LegoHDLは20の新たな欠陥を報告している。
論文 参考訳(メタデータ) (2024-07-01T06:41:05Z) - Enhancing Dropout-based Bayesian Neural Networks with Multi-Exit on FPGA [20.629635991749808]
本稿では,フィールドプログラマブルゲートアレイ(FPGA)ベースのアクセラレータを効率よく生成するアルゴリズムとハードウェアの共同設計フレームワークを提案する。
アルゴリズムレベルでは、計算とメモリのオーバーヘッドを低減した、新しいマルチエグジット・ドロップアウトベースのベイズNNを提案する。
ハードウェアレベルでは,提案する効率的なベイズNNのためのFPGAベースのアクセラレータを生成するための変換フレームワークを提案する。
論文 参考訳(メタデータ) (2024-06-20T17:08:42Z) - Embedded FPGA Developments in 130nm and 28nm CMOS for Machine Learning in Particle Detector Readout [0.7367855181841242]
フィールドプログラマブルゲートアレイ(eFPGA)技術は、アプリケーション固有の集積回路(ASIC)の設計における再構成可能なロジックの実装を可能にする
FABulous"と呼ばれるオープンソースのフレームワークは、130nmと28nmのCMOS技術ノードを用いたeFPGAの設計に使用された。
ソースにおけるセンサデータの削減のために設計された機械学習ベースの分類器を合成し、eFPGA上に構成した。
論文 参考訳(メタデータ) (2024-04-26T20:59:23Z) - Deep Learning Assisted Multiuser MIMO Load Modulated Systems for
Enhanced Downlink mmWave Communications [68.96633803796003]
本稿では, マルチユーザ負荷変調アレイ (MU-LMA) に着目し, マイクロウェーブ (mmWave) マルチインプット・マルチアウトプット (MIMO) システムにおいて, マルチユーザ負荷変調アレイ (MU-LMA) の小型化とコスト削減を図っている。
ダウンリンクMU-LMAの既存のプリコーディングアルゴリズムは、自由度と複雑なシステム構成の低下に悩まされるサブアレイ構造化(SAS)送信機に依存している。
本稿では,FAS (Full-array Structured) 送信機を用いたMU-LMAシステムを提案し,それに応じて2つのアルゴリズムを提案する。
論文 参考訳(メタデータ) (2023-11-08T08:54:56Z) - Guess & Sketch: Language Model Guided Transpilation [59.02147255276078]
学習されたトランスパイレーションは、手作業による書き直しやエンジニアリングの取り組みに代わるものだ。
確率的ニューラルネットワークモデル(LM)は、入力毎に可塑性出力を生成するが、正確性を保証するコストがかかる。
Guess & Sketch は LM の特徴からアライメントと信頼性情報を抽出し、意味的等価性を解決するためにシンボリック・ソルバに渡す。
論文 参考訳(メタデータ) (2023-09-25T15:42:18Z) - t$|$ket$\rangle$ : A Retargetable Compiler for NISQ Devices [55.41644538483948]
t$|$ket$rangle$は、様々なNISQデバイス向けのコードを生成するために設計された言語に依存しない最適化コンパイラである。
コンパイラは広範囲にベンチマークされ、回路最適化とキュービットルーティングの点でほとんどの競合より優れている。
論文 参考訳(メタデータ) (2020-03-24T01:49:08Z)
関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。
指定された論文の情報です。
本サイトの運営者は本サイト(すべての情報・翻訳含む)の品質を保証せず、本サイト(すべての情報・翻訳含む)を使用して発生したあらゆる結果について一切の責任を負いません。