論文の概要: Recursive Clifford noise reduction

• arxiv url: http://arxiv.org/abs/2511.22624v1
• Date: Thu, 27 Nov 2025 17:01:31 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-12-01 19:47:55.657074
• Title: Recursive Clifford noise reduction
• Title（参考訳）: 再帰的なクリフォードノイズ低減
• Authors: Aharon Brodutch, Gregory Baimetov, Edwin Tham, Nicolas Delfosse,
• Abstract要約: クリフォードノイズ低減(クリフォードノイズリダクション、Clifford noise reduction、CliNR)は、クリフォード回路の論理誤差率を、極小量子ビットとゲートオーバヘッドのコストで低減する部分誤差補正方式である。 そこで本研究では,比較的小さなゲートオーバヘッドを持つ大規模回路の誤差を低減できるCliNRの再帰版を提案する。 その結果、比較的小さなオーバヘッドを持つ大きなクリフォード回路における論理誤差を低減することが期待できる。
• 参考スコア（独自算出の注目度）: 1.224954637705144
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Clifford noise reduction (CliNR) is a partial error correction scheme that reduces the logical error rate of Clifford circuits at the cost of a modest qubit and gate overhead. The CliNR implementation of an $n$-qubit Clifford circuit of size $s$ achieves a vanishing logical error rate if $snp^2\rightarrow 0$ where $p$ is the physical error rate. Here, we propose a recursive version of CliNR that can reduce errors on larger circuits with a relatively small gate overhead. When $np \rightarrow 0$, the logical error rate can be vanishingly small. This implementation requires $\left(2\left\lceil \log(sp)\right\rceil+3\right)n+1$ qubits and at most $24 s \left\lceil(sp)^4\right\rceil $ gates. Using numerical simulations, we show that the recursive method can offer an advantage in a realistic near-term parameter regime. When circuit sizes are large enough, recursive CliNR can reach a lower logical error rate than the original CliNR with the same gate overhead. The results offer promise for reducing logical errors in large Clifford circuits with relatively small overheads.
• Abstract（参考訳）: クリフォードノイズ低減(クリフォードノイズリダクション、Clifford noise reduction、CliNR)は、クリフォード回路の論理誤差率を、極小量子ビットとゲートオーバヘッドのコストで低減する部分誤差補正方式である。 大きさ$s$の$n$-qubit Clifford回路のCliNR実装は、$snp^2\rightarrow 0$の場合、$p$は物理誤差率である。 そこで本研究では,比較的小さなゲートオーバヘッドを持つ大規模回路の誤差を低減できるCliNRの再帰版を提案する。 np \rightarrow 0$ の場合、論理誤差率は驚くほど小さい。 この実装には$\left(2\left\lceil \log(sp)\right\rceil+3\right)n+1$ qubitsと、少なくとも24 s \left\lceil(sp)^4\right\rceil $ gatesが必要である。 数値シミュレーションを用いて, 再帰的手法は, 現実的な短期的パラメータ体系において有利であることを示す。 回路サイズが十分に大きい場合、再帰的CliNRは、同じゲートオーバヘッドを持つ元のCliNRよりも低い論理誤差率に達する。 その結果、比較的小さなオーバヘッドを持つ大きなクリフォード回路における論理誤差を低減することが期待できる。

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