論文の概要: VeriPy - A New Python-Based Approach for SDR Pipelined/Unrolled Hardware Accelerator Generation

• arxiv url: http://arxiv.org/abs/2512.00006v1
• Date: Thu, 09 Oct 2025 07:04:01 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-12-07 19:06:32.373977
• Title: VeriPy - A New Python-Based Approach for SDR Pipelined/Unrolled Hardware Accelerator Generation
• Title（参考訳）: VeriPy - SDRパイプライン/ロールドハードウェアアクセラレータ生成のためのPythonベースの新しいアプローチ
• Authors: Yuqin Zhao, Linghui Ye, Haihang Xia, Luke Seed, Tiantai Deng,
• Abstract要約: ソフトウェア定義無線(SDR)は、フレキシブルでカスタマイズされた通信システムを提供することによって、通信分野において重要な役割を果たす。 SDRアプリケーションの性能を高めるため、ハードウェアアクセラレーターは近年広くデプロイされている。 この研究はPythonベースのHLSツールVeriPyを提案し、これはSDR設計に特化したVerilogのハードウェアアクセラレーターの主流アーキテクチャの両方を生成できる。
• 参考スコア（独自算出の注目度）: 0.5872014229110214
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Software-defined radio (SDR) plays an important role in the communication field by providing a flexible and customized communication system for different purposes according to the needs. To enhance the performance of SDR applications, hardware accelerators have been widely deployed in recent years. In facing this obstacle, a necessity arises for a high-level synthesis (HLS) tool specifically designed for communication engineers without detailed hardware knowledge. To lower the barrier between SDR engineers and hardware development, this work proposed a Python-based HLS tool, VeriPy, which can generate both mainstream architecture for hardware accelerators in Verilog specifically for SDR designs including unrolled design and pipelined design, requiring no detailed digital hardware knowledge or Hardware Description Languages (HDL). Furthermore, VeriPy supports automatic testbench generation with random input stimulus, an extensible hardware library, performance and resource estimation, and offers strong optimisation potential at both the algorithmic and digital hardware levels. The generated hardware design by VeriPy can achieve up to 70% faster operating frequency compared to pragma-optimised Vivado HLS designs with a reasonably higher resource con-sumption while delivering comparable performance and resource consumption to hand-coded implementations. Regarding code complexity, VeriPy requires no pragmas, completely eliminating the need for low-level hardware knowledge. For straightforward algorithms, the input code length remains comparable to that of Vivado HLS.
• Abstract（参考訳）: ソフトウェア定義無線(SDR)は、ニーズに応じてフレキシブルでカスタマイズされた通信システムを提供することによって、通信分野において重要な役割を果たす。 SDRアプリケーションの性能を高めるため、ハードウェアアクセラレーターは近年広くデプロイされている。 この障害に直面すると、ハードウェアの詳細な知識のない通信技術者向けに特別に設計された高レベル合成(HLS)ツールの必要性が生じる。 この研究は、SDRエンジニアとハードウェア開発の間の障壁を低くするため、PythonベースのHLSツールであるVeriPyを提案した。これは、ハードウェアアクセラレーションの主流アーキテクチャをVerilogで生成し、非ロール設計やパイプライン設計を含むSDR設計に特化し、詳細なデジタルハードウェア知識やハードウェア記述言語(HDL)を必要としない。 さらに、VeriPyはランダムな入力刺激による自動テストベンチ生成、拡張可能なハードウェアライブラリ、パフォーマンスとリソース推定をサポートし、アルゴリズムおよびデジタルハードウェアレベルで強力な最適化可能性を提供する。 VeriPyが生成したハードウェア設計は、プラグマ最適化されたVivado HLS設計と比較して最大70%高速な動作周波数を実現し、手書き実装に同等のパフォーマンスとリソース消費を提供する。 コードの複雑さに関しては、VeriPyはプラグマを必要とせず、低レベルのハードウェア知識の必要性を完全に排除している。 単純なアルゴリズムでは、入力コード長はVivado HLSに匹敵する。

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