論文の概要: A manufacturable surface code architecture for spin qubits with fast transversal logic

• arxiv url: http://arxiv.org/abs/2512.07131v1
• Date: Mon, 08 Dec 2025 03:33:12 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-12-09 22:03:54.696645
• Title: A manufacturable surface code architecture for spin qubits with fast transversal logic
• Title（参考訳）: 高速な超越論理を持つスピン量子ビットのための製造可能な曲面符号アーキテクチャ
• Authors: Jason D. Chadwick, Willers Yang, Joshua Viszlai, Frederic T. Chong,
• Abstract要約: 本稿では,SNAQ (Shuttling-capable Narrow Array of spin Qubits)曲面コードアーキテクチャを提案する。 SNAQは論理量子ビット当たりのチップ面積のオーダー・オブ・マグニチュード低減を実現する。 これは、57-60%の時空コストが15-to-1のマジックステート蒸留に削減されたことを意味する。
• 参考スコア（独自算出の注目度）: 2.5071293786681697
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Spin qubits in silicon quantum dot arrays are a promising quantum computation platform for long-term scalability due to their small qubit footprint and compatibility with advanced semiconductor manufacturing. However, spin qubit devices face a key architectural bottleneck: the large physical footprint of readout components relative to qubits prevents a dense layout where all qubits can be measured simultaneously, complicating the implementation of quantum error correction. This challenge is offset by the platform's unique rapid shuttling capability, which can be used to transport qubits to distant readout ports. In this work, we explore the design constraints and capabilities of spin qubits in silicon and propose the SNAQ (Shuttling-capable Narrow Array of spin Qubits) surface code architecture, which relaxes the 1:1 readout-to-qubit assumption by leveraging spin shuttling to time-multiplex ancilla qubit initialization and readout. Our analysis shows that, given sufficiently high (experimentally demonstrated) qubit coherence times, SNAQ delivers an orders-of-magnitude reduction in chip area per logical qubit. Additionally, by using a denser grid of physical qubits, SNAQ enables fast transversal logic for short-distance logical operations, achieving 4.0-22.3x improvement in local logical clock speed while still supporting global operations via lattice surgery. This translates to a 57-60% reduction in spacetime cost of 15-to-1 magic state distillation, a key fault-tolerant subroutine. Our work pinpoints critical hardware metrics and provides a compelling path toward high-performance fault-tolerant computation on near-term-manufacturable spin qubit arrays.
• Abstract（参考訳）: シリコン量子ドットアレイのスピン量子ビットは、量子ビットのフットプリントが小さく、先進的な半導体製造との互換性があるため、長期のスケーラビリティのために有望な量子計算プラットフォームである。 しかし、スピン量子ビットデバイスは重要なアーキテクチャ上のボトルネックに直面している: 量子ビットに対する読み出しコンポーネントの大規模な物理フットプリントは、全ての量子ビットを同時に測定できるような高密度なレイアウトを防止し、量子エラー補正の実装を複雑にする。 この課題は、キュービットを離れた読み出しポートに転送するために使用できるプラットフォーム独自の高速シャットリング機能によって相殺される。 本研究では、シリコンにおけるスピン量子ビットの設計制約と機能について検討し、スピンシャットリングから時間多重アンシラ量子ビットの初期化と読み出しまでを活用することで、1:1の読み出し-量子ビット間仮定を緩和するSNAQ(Shuttling-capable Narrow Array of spin Qubits)曲面コードアーキテクチャを提案する。 解析の結果,SNAQは論理量子ビット当たりのチップ面積のオーダー・オブ・マグニチュード低減を実現していることがわかった。 さらに、物理量子ビットの高密度グリッドを使用することで、SNAQは短距離論理演算のための高速なトランスバーサル論理を可能にし、局所論理クロック速度の4.0-22.3倍の改善を実現し、格子演算によるグローバル操作を引き続きサポートした。 これは、重要なフォールトトレラントサブルーチンである15-to-1マジックステート蒸留の時空コストを57-60%削減することを意味する。 我々の研究は、ハードウェアの重要な指標を特定し、短期的に製造可能なスピン量子ビットアレイ上での高性能なフォールトトレラント計算に向けた魅力的な経路を提供する。

関連論文リスト

• Exploiting Movable Logical Qubits for Lattice Surgery Compilation [43.290156259065554]
  我々は,論理格子手術CNOTゲートにおいて,移動可能な論理量子ビットをテレポーテーションにより利用することによって,パラダイムシフトを導入する。 数値シミュレーションにより,提案手法は経路回路の深さを大幅に低減できることが示された。 当社のメソッドのオープンソース実装はGitHubで公開されている。
  論文  参考訳（メタデータ） (2025-12-03T19:00:04Z)
• Resource Analysis of Low-Overhead Transversal Architectures for Reconfigurable Atom Arrays [38.6948808036416]
  本稿では,大規模フォールトトレラント量子アルゴリズムのレイアウトと資源推定をサポートする低オーバヘッドアーキテクチャを提案する。 2048ビットのRSAファクタリングは5.6日で19万キュービットで実行でき、QECサイクルは1ミリ秒である。
  論文  参考訳（メタデータ） (2025-05-21T18:00:18Z)
• A spinless spin qubit [0.0]
  量子ビットの全電気的ベースバンド制御は、クロストークや熱発生の問題を取り除くことで量子プロセッサのスケールアップを容易にする。 半導体量子ドットにおいて、これは交換のみの量子ビットのようなマルチスピン量子ビット符号化によって実現される。 我々の設計は半導体スピン量子ビット技術のための堅牢でスケーラブルな経路を提供する。
  論文  参考訳（メタデータ） (2024-12-18T09:38:35Z)
• Demonstrating real-time and low-latency quantum error correction with superconducting qubits [52.08698178354922]
  超伝導量子プロセッサに組み込まれたスケーラブルFPGAデコーダを用いて低遅延フィードバックを示す。 復号ラウンド数が増加するにつれて、論理誤差の抑制が観察される。 この作業でデコーダのスループットとレイテンシが発達し、デバイスの継続的な改善と相まって、次世代の実験がアンロックされた。
  論文  参考訳（メタデータ） (2024-10-07T17:07:18Z)
• Towards early fault tolerance on a 2$\times$N array of qubits equipped with shuttling [0.0]
  局所的に相互作用する量子ビットの2次元グリッドは、フォールトトレラント量子コンピューティングのための有望なプラットフォームである。 本稿では,そのような制約のあるアーキテクチャも耐障害性をサポートすることを示す。 エラー訂正が可能であることを実証し、このプラットフォームに自然に適合するコードのクラスを特定する。
  論文  参考訳（メタデータ） (2024-02-19T23:31:55Z)
• The SpinBus Architecture: Scaling Spin Qubits with Electron Shuttling [42.60602838972598]
  本研究では、電子シャットリングを用いて量子ビットを接続し、低動作周波数と拡張量子ビットコヒーレンスを特徴とするSpinBusアーキテクチャを提案する。 室温計を用いた制御は、少なくとも144量子ビットを確実に支持できるが、もっと多くの数値が低温制御回路で認識できる。
  論文  参考訳（メタデータ） (2023-06-28T16:24:11Z)
• Pipeline quantum processor architecture for silicon spin qubits [0.0]
  ノイズの多い中間スケール量子(NISQ)デバイスは、古典的なシステムに対して量子優位性を実現する。 我々は,すべての実行時制御をグローバルに適用する「キュービットパイプライン」を用いたNISQプロセッサアーキテクチャを提案する。 これは、階層化された物理構造の配列を通して量子状態の進行によって達成される。
  論文  参考訳（メタデータ） (2023-06-13T10:35:01Z)
• A quantum processor based on coherent transport of entangled atom arrays [44.62475518267084]
  量子プロセッサは動的で非局所的な接続を持ち、絡み合った量子ビットは高い並列性でコヒーレントに輸送されることを示す。 このアーキテクチャを用いて,クラスタ状態や7キュービットのSteane符号状態などの絡み合ったグラフ状態のプログラム生成を実現する。
  論文  参考訳（メタデータ） (2021-12-07T19:00:00Z)
• Interleaving: Modular architectures for fault-tolerant photonic quantum computing [50.591267188664666]
  フォトニック核融合型量子コンピューティング(FBQC)は低損失フォトニック遅延を用いる。 FBQCのモジュールアーキテクチャとして,これらのコンポーネントを結合して「インターリービングモジュール」を形成するアーキテクチャを提案する。 遅延の乗法的パワーを行使すると、各加群はヒルベルト空間に数千の物理量子ビットを加えることができる。
  論文  参考訳（メタデータ） (2021-03-15T18:00:06Z)

関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。

指定された論文の情報です。
本サイトの運営者は本サイト（すべての情報・翻訳含む）の品質を保証せず、本サイト（すべての情報・翻訳含む）を使用して発生したあらゆる結果について一切の責任を負いません。