論文の概要: Evaluating Four FPGA-accelerated Space Use Cases based on Neural Network Algorithms for On-board Inference

• arxiv url: http://arxiv.org/abs/2603.14091v1
• Date: Sat, 14 Mar 2026 19:32:33 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-03-17 16:19:35.592891
• Title: Evaluating Four FPGA-accelerated Space Use Cases based on Neural Network Algorithms for On-board Inference
• Title（参考訳）: オンボード推論のためのニューラルネットワークアルゴリズムによるFPGA加速空間利用事例の評価
• Authors: Pedro Antunes, Muhammad Ihsan Al Hafiz, Jonah Ekelund, Ekaterina Dineva, George Miloshevich, Panagiotis Gonidakis, Artur Podobas,
• Abstract要約: この研究は、AMD ZCU104ボード上の4つの空間ユースケースにわたるニューラルネットワーク(NN)のFPGAアクセラレーションを評価する。 Vitis AI(AMD DPU)とVitis HLSを使用して推論を実装し、スループットとエネルギを定量化し、デプロイメントに関連するツールチェーンとアーキテクチャ制約を公開する。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Space missions increasingly deploy high-fidelity sensors that produce data volumes exceeding onboard buffering and downlink capacity. This work evaluates FPGA acceleration of neural networks (NNs) across four space use cases on the AMD ZCU104 board. We use Vitis AI (AMD DPU) and Vitis HLS to implement inference, quantify throughput and energy, and expose toolchain and architectural constraints relevant to deployment. Vitis AI achieves up to 34.16$\times$ higher inference rate than the embedded ARM CPU baseline, while custom HLS designs reach up to 5.4$\times$ speedup and add support for operators (e.g., sigmoids, 3D layers) absent in the DPU. For these implementations, measured MPSoC inference power spans 1.5-6.75 W, reducing energy per inference versus CPU execution in all use cases. These results show that NN FPGA acceleration can enable onboard filtering, compression, and event detection, easing downlink pressure in future missions.
• Abstract（参考訳）: 宇宙ミッションでは、バッファリングやダウンリンク容量を超えるデータ量を生成する高密度センサーをますます展開している。 この研究は、AMD ZCU104ボード上の4つの空間ユースケースにわたるニューラルネットワーク(NN)のFPGAアクセラレーションを評価する。 Vitis AI(AMD DPU)とVitis HLSを使用して推論を実装し、スループットとエネルギを定量化し、デプロイメントに関連するツールチェーンとアーキテクチャ制約を公開する。 Vitis AIは組み込みARM CPUベースラインよりも34.16$\times$高い推論レートを達成する一方、カスタムHLS設計は最大5.4$\times$スピードアップに達し、DPUにない演算子(例えば、シグミド、3D層)のサポートを追加する。 これらの実装では、測定されたMPSoC推論パワーは1.5-6.75Wの範囲で、すべてのユースケースにおいて、推論当たりのエネルギを減らしている。 これらの結果から,NN FPGAアクセラレーションは,将来のミッションにおけるダウンリンク圧力を緩和し,オンボードフィルタリング,圧縮,イベント検出を可能にすることが示唆された。

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