論文の概要: Parity-unfolded distillation architecture for noise-biased platforms
- arxiv url: http://arxiv.org/abs/2604.15436v1
- Date: Thu, 16 Apr 2026 18:00:32 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-04-20 22:00:19.605499
- Title: Parity-unfolded distillation architecture for noise-biased platforms
- Title（参考訳）: ノイズバイアス型プラットフォームのためのパリティアンフォールド蒸留アーキテクチャ
- Authors: Konstantin Tiurev, Christoph Fleckenstein, Christophe Goeller, Paul Schnabl, Matthias Traube, Nitica Sakharwade, Anette Messinger, Josua Unger, Wolfgang Lechner,
- Abstract要約: パリティアンフォールドアーキテクチャはフォールトトレラントな量子コンピューティングスキームである。
状態 $|Z_krangle = Z1/2k|+rangle$ は、2k+3 + O(2k/2)$ バイアスノイズ量子ビットを用いてフォールトトレラント的に作成できる。
- 参考スコア（独自算出の注目度）: 0.0
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: We introduce the parity-unfolded architecture, a fault-tolerant quantum computing scheme that relies on direct preparation and teleportation of small-angle rotations $ Z^{1/2^{k}}$ rather than approximating them with the conventional (Clifford + $T$) gate set. The architecture is enabled by efficient distillation of gates from an arbitrary level of the Clifford hierarchy, which we refer to as parity unfolding. With it, a state $|Z_k\rangle = Z^{1/2^{k}}|{+}\rangle$ can be prepared fault-tolerantly using $2^{k+3} + O(2^{k/2})$ biased-noise qubits on a planar chip with nearest-neighbour connectivity. For algorithms requiring native $Z^{1/2^{k}}$ gates, such as the Quantum Fourier Transform and phase estimation, the proposed scheme allows to reduce resource overheads for up to $k=7$, i.e., up to $T^{1/32}$. Furthermore, when used for the synthesis of arbitrary small-angle rotations, parity-unfolded distillation of ($T$ + $\sqrt{T}$) reduces the minimum achievable logical error rate by 43% while cutting the resource requirements by 26%, when compared to unfolded distillation of only the $T$ gate.
- Abstract（参考訳）: 従来の (Clifford + $T$) ゲートセットで近似するのではなく、小角回転の直接準備とテレポーテーションに依存するフォールトトレラント量子コンピューティングスキームであるパリティアンフォールディングアーキテクチャを導入する。
このアーキテクチャはクリフォード階層の任意のレベルから効率的にゲートを蒸留することで実現される。
これにより、状態 $|Z_k\rangle = Z^{1/2^{k}}|{+}\rangle$ は、2^{k+3} + O(2^{k/2})$ 近辺接続を持つ平面チップ上のバイアスノイズ量子ビットを用いてフォールトトレラントに作成できる。
量子フーリエ変換や位相推定のようなネイティブな$Z^{1/2^{k}}$ゲートを必要とするアルゴリズムでは、提案手法はリソースオーバーヘッドを最大$k=7$、すなわち$T^{1/32}$まで削減することができる。
さらに、任意の小角回転の合成に使用する場合、(T$ + $\sqrt{T}$)のパリティアンフォールド蒸留は、$T$ゲートのみの未フォールド蒸留と比較して、リソース要求を26%削減しながら、最小到達可能な論理誤差率を43%削減する。
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