論文の概要: Fast logical operations in quantum LDPC codes using simple resource states
- arxiv url: http://arxiv.org/abs/2607.16166v1
- Date: Fri, 17 Jul 2026 17:46:54 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-07-20 17:56:52.919467
- Title: Fast logical operations in quantum LDPC codes using simple resource states
- Title（参考訳）: 単純な資源状態を用いた量子LDPC符号の高速論理演算
- Abstract要約: 量子LPDC符号は、フォールトトレラント量子計算に必要な量子ビットオーバーヘッドを大幅に削減する。
同じブロックにエンコードされた複数の論理量子ビットを同時に操作することは、より困難であり、論理演算を遅くする可能性がある。
ここでは,猫の状態のみを消費する手法を提案する。
- 参考スコア（独自算出の注目度）: 1.503974529275767
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Quantum LPDC codes provide a substantial reduction in qubit overhead required for fault-tolerant quantum computation compared to surface code, thanks to their high encoding rate. However, operating simultaneously on multiple logical qubits encoded in the same block is more challenging and may slow down logical operations. Prior work addresses this problem by designing complex resource states to perform logical measurements in LDPC codes. Here, we propose an approach that only consumes cat states. Whereas previous work on cat-based measurements focuses on a single logical measurement, we design a protocol for the joint measurement of $\ell$ commuting logical operators. The key ingredient is the design of a scheduler code determining the measurement sequence and allowing for the decoding of all logical measurement outcomes. Numerical simulations with the LDPC codes Q70 and Q102 of the walking cat architecture show a speed-up of nearly $3\times$ over Viterbi measurements for the measurement of $\ell=20$ commuting logical operators. Combining our fast logical measurements with a new variant of the CliNR partial error correction scheme, we achieve a speed up of up to up to $74\times$ for random Clifford circuits. Our approach also applies to non-Clifford gates, producing a speed up of up to $5\times$ for Toffoli gates.
- Abstract（参考訳）: 量子LPDC符号は、高い符号化率のため、表面符号と比較して、フォールトトレラント量子計算に必要な量子ビットオーバーヘッドを大幅に削減する。
しかし、同じブロックにエンコードされた複数の論理量子ビットを同時に操作することはより困難であり、論理演算を遅くする可能性がある。
以前の作業では、LDPCコードで論理的な測定を行うために複雑なリソース状態を設計することでこの問題に対処していた。
ここでは,猫の状態のみを消費する手法を提案する。
キャットベース測定における従来の研究は1つの論理的測定に重点を置いていたが、我々は論理的演算子の$$$$ell$の合同測定のためのプロトコルを設計する。
鍵となる要素は、測定シーケンスを決定するスケジューラコードの設計であり、すべての論理的測定結果の復号を可能にする。
ウォーキングキャットアーキテクチャのLDPCコードQ70とQ102による数値シミュレーションでは、$\ell=20$の演算子の測定に対して、Viterbiの測定よりも3ドル近いスピードアップを示す。
高速論理測度とCliNR部分誤差補正の新たな変種を組み合わせることで、ランダムなクリフォード回路に対して最大74\times$の高速化を実現する。
当社のアプローチは、非クリフォードゲートにも適用され、トフォリゲートの最大5\times$が生成される。
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