論文の概要: Error-Bounded Fixed-Point Design of Super-Sample-Rate IIR Filters for Real-Time Superconducting Qubit Flux Predistortion

• arxiv url: http://arxiv.org/abs/2609.16488v2
• Date: Wed, 23 Sep 2026 19:00:25 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-09-25 21:10:09.238621
• Title: Error-Bounded Fixed-Point Design of Super-Sample-Rate IIR Filters for Real-Time Superconducting Qubit Flux Predistortion
• Title（参考訳）: 実時間超電導量子束前歪みに対するスーパーサンプラートIIRフィルタの誤差境界固定点設計
• Abstract要約: 超伝導プロセッサの2量子ゲートは線歪みの補正を必要とする。 クライオスコープによる歪み校正の以前の実証では、一般に商用のソリューションが用いられてきた。 我々は,QubiCプラットフォーム上のFIR/IIRカスケードをSI500MHzのファブリッククロック速度で実装する。
• 参考スコア（独自算出の注目度）: 3.120057900125145
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Flux-activated two-qubit gates in superconducting processors require correction of line distortion, which otherwise produces residual detuning, conditional-phase error, and leakage. Prior demonstrations of cryoscope-based distortion calibration have generally used commercial solutions that specify the filter models but not their FPGA implementation. These details matter for custom and open-source systems, where the fixed-point coefficient and datapath formats set how accurately the correction is realized, and the IIR feedback loop in its standard form does not meet timing at the required clock rate. We derive the coefficient formats of the correction filters from a step response error tolerance, using bounds on the quantization-induced displacement of the poles and zeros over the physical parameter range of each distortion, and the accumulator format from the smallest input change that must remain resolvable at the output. The same analysis gives the conditions under which quantization preserves filter stability. We implement the resulting FIR/IIR cascade on the QubiC platform at a fabric clock rate of \SI{500}{MHz}, using a super-sample-rate structure with scattered look-ahead pipelining, which removes the feedback recursion from the critical path without changing the target transfer function. A representative cascade for our \SI{1}{GS/s} flux lines, comprising an integrator, a second-order section, and a 20-tap FIR, consumes 88 DSP slices and adds \SI{162}{ns} of latency. We confirm the hardware implementation by correcting characteristic bias-tee distortion, an intermediate step toward full cryoscope-based calibration.
• Abstract（参考訳）: 超伝導プロセッサにおけるフラックス活性化2量子ゲートは、ライン歪みの補正が必要であり、それ以外は残留変形、条件相誤差、漏れを発生させる。 クライオスコープによる歪み校正の以前の実証では、一般にFPGAの実装ではなくフィルタモデルを指定する商用のソリューションを使用していた。 これらの詳細は、固定点係数とデータパスフォーマットがどの程度正確な補正を実現するかを設定し、標準形式のIIRフィードバックループが要求クロックレートでタイミングに合致しない、カスタムおよびオープンソースシステムにおいて重要である。 補正フィルタの係数形式をステップ応答誤差耐性から導出し,各歪みの物理パラメータ範囲上の極と零点の量子化誘起変位と,出力で解決可能でなければならない最小の入力変化からの積算器形式を用いて導出する。 同じ分析により、量子化がフィルタの安定性を維持する条件が得られる。 本稿では,QubiC プラットフォーム上の FIR/IIR カスケードをファブリッククロックレート \SI{500}{MHz} で実装する。 インテグレータ,2次セクション,20タップのFIRを含む,我々の<SI{1}{GS/s}フラックスラインの代表的なカスケードは,88個のDSPスライスを消費し,<SI{162}{ns} のレイテンシを追加する。 我々は, 偏差歪みを補正してハードウェア実装を確認し, フルクライオスコープによるキャリブレーションの中間段階とする。

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