論文の概要: Cryogenic Recharacterization of a Commercial 22 nm FD-SOI Foundry Standard-Cell Library

• arxiv url: http://arxiv.org/abs/2610.25498v1
• Date: Sun, 18 Oct 2026 19:37:59 GMT
• ステータス: 情報取得中
• システム内更新日: 2026-10-20 22:25:09.276833
• Title: Cryogenic Recharacterization of a Commercial 22 nm FD-SOI Foundry Standard-Cell Library
• Title（参考訳）: 市販22nmFD-SOI鋳造標準セルライブラリの低温再生特性
• Abstract要約: 市販22nmFD-SOIファウントリー標準セルライブラリの低温再評価フローを開発した。 ボディーバイアスは38,640個のスルー/ロードポイントを0、+/-0.9V、+/-1.8Vのボディーバイアスで定量化する。 アウトバウンドの 0.4 V-to-0.8 V では、レベルシフト器を使わずに 0.8 V 受信機を駆動し、全バイアスで1ビットあたり57.7 uW の静電力を放出する。
• 参考スコア（独自算出の注目度）: 0.41944541513965067
• License:
• Abstract: Wiring and bandwidth bottlenecks between a quantum processor and room-temperature electronics can be reduced by placing digital control at the cryogenic stage, but commercial foundry standard-cell libraries are not specified for operation at 4 K. A cryogenic recharacterization flow is therefore developed for a commercial 22 nm FD-SOI foundry standard-cell library using commercially available cryogenic compact-device models, while retaining the original cell circuits, layouts, logic functions, and implementation semantics and remaining compatible with the commercial synthesis, place-and-route, and signoff methodology used at room temperature. Body-bias dependence is quantified over 38,640 matched slew/load points at zero, +/-0.9 V, and +/-1.8 V body bias. Relative to full bias, zero-bias operation increases the median rising and falling delays by 38.6x and 33.0x, while approximately 90% of transitions exceed the foundry-defined maximum-transition envelope. The 0.8 V-to-0.4 V level shifter is even more sensitive to body bias: its worst-case falling delay decreases from 30.6 ns at zero bias to 0.56 ns at +/-1.8 V. For the outbound 0.4 V-to-0.8 V crossing, driving the 0.8 V receiver without a level shifter dissipates 57.7 uW of static power per bit at full bias, against 0.196 nW when level-shifted. In post-route analysis of the unchanged extracted physical database of a fabricated 32-bit ALU, the register-to-register setup boundary increases from 1.3 MHz at zero bias to 37.9 MHz at +/-0.9 V and 132.9 MHz at +/-1.8 V.
• Abstract（参考訳）: そのため、市販の22nm FD-SOIファクトリー標準セルライブラリは、商用で利用可能な小型デバイスモデルを用いて、元のセル回路、レイアウト、ロジック関数、実装セマンティクスを保持しながら、室温で使用される商用合成、場所とルート、サインオフ方法論と相容れないまま保持しながら、市販の22nm FD-SOIファクトリー標準セルライブラリに対して開発されている。 ボディーバイアスは38,640個のスルー/ロードポイントを0、+/-0.9V、+/-1.8Vのボディーバイアスで定量化する。 完全なバイアスとは対照的に、ゼロバイアス演算は中央値の上昇と下降遅延を38.6xと33.0xに増加させ、遷移の約90%はファウントリー定義の最大遷移エンベロープを超える。 0.8 V-to-0.4 Vレベルシフターは、ボディーバイアスにさらに敏感である:最悪のダウン遅延は、ゼロバイアスで30.6 nsから+/-1.8 Vで0.56 nsに減少する アウトバウンドの0.4 V-to-0.8 Vクロスでは、レベルシフターのない0.8 Vレシーバーは、レベルシフト時に1ビット当たりの静的パワー57.7 uWを、レベルシフト時に0.196 nWに消散する。 製造された32ビットALUの物理データベースを変更せずに解析すると、レジスタ・レジスタ間設定境界はゼロバイアスで1.3MHzから、+/-0.9Vで37.9MHz、+/-1.8Vで132.9MHzに増加する。

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