論文の概要: $MC^2RAM$: Markov Chain Monte Carlo Sampling in SRAM for Fast Bayesian Inference

• arxiv url: http://arxiv.org/abs/2003.02629v1
• Date: Fri, 28 Feb 2020 23:18:32 GMT
• ステータス: 処理完了
• システム内更新日: 2022-12-28 02:55:31.366390
• Title: $MC^2RAM$: Markov Chain Monte Carlo Sampling in SRAM for Fast Bayesian Inference
• Title（参考訳）: mc^2ram$:高速ベイズ推定のためのsramにおけるマルコフ連鎖モンテカルロサンプリング
• Authors: Priyesh Shukla, Ahish Shylendra, Theja Tulabandhula, and Amit Ranjan Trivedi
• Abstract要約: 本稿では、乱数生成器(RNG)、デジタル・デジタル・コンバータ(DAC)、アナログ・デジタル・コンバータ(ADC)を組み込むことにより、反復の新たなアーキテクチャを示す。 本研究は,低レベルのハードウェア非イデオロギーが高レベルのサンプリング特性にどのような影響を及ぼすか,興味深い知見を浮き彫りにしている。
• 参考スコア（独自算出の注目度）: 1.6777183511743465
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: This work discusses the implementation of Markov Chain Monte Carlo (MCMC) sampling from an arbitrary Gaussian mixture model (GMM) within SRAM. We show a novel architecture of SRAM by embedding it with random number generators (RNGs), digital-to-analog converters (DACs), and analog-to-digital converters (ADCs) so that SRAM arrays can be used for high performance Metropolis-Hastings (MH) algorithm-based MCMC sampling. Most of the expensive computations are performed within the SRAM and can be parallelized for high speed sampling. Our iterative compute flow minimizes data movement during sampling. We characterize power-performance trade-off of our design by simulating on 45 nm CMOS technology. For a two-dimensional, two mixture GMM, the implementation consumes ~ 91 micro-Watts power per sampling iteration and produces 500 samples in 2000 clock cycles on an average at 1 GHz clock frequency. Our study highlights interesting insights on how low-level hardware non-idealities can affect high-level sampling characteristics, and recommends ways to optimally operate SRAM within area/power constraints for high performance sampling.
• Abstract（参考訳）: 本稿では,SRAM内の任意のガウス混合モデル(GMM)からマルコフ・チェイン・モンテカルロ(MCMC)をサンプリングする手法について述べる。 本稿では,乱数生成器(RNG),デジタル・アナログ変換器(DAC),アナログ・デジタル変換器(ADC)を組み込んで,SRAMアレイを高性能なメトロポリス・ハスティングス(MH)アルゴリズムに基づくMCMCサンプリングに利用できるようにする。 高価な計算のほとんどはSRAM内で行われ、高速サンプリングのために並列化することができる。 我々の反復計算フローはサンプリング時のデータ移動を最小化する。 我々は45nmCMOS技術でシミュレーションすることで、設計の電力効率のトレードオフを特徴づける。 2次元の混合GMMでは、サンプリング繰り返しごとに91マイクロワットの電力を消費し、平均1GHzのクロック周波数で2000クロックサイクルで500のサンプルを生成する。 本研究は,低レベルのハードウェア非イデオロギーが高レベルのサンプリング特性に与える影響について興味深い知見を示し,高パフォーマンスサンプリングのための領域/電力制約内でSRAMを最適に操作する方法を推奨する。

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