論文の概要: Verification and Design Methods for the BrainScaleS Neuromorphic Hardware System

• arxiv url: http://arxiv.org/abs/2003.11455v1
• Date: Wed, 25 Mar 2020 15:48:54 GMT
• ステータス: 処理完了
• システム内更新日: 2022-12-20 03:25:10.729692
• Title: Verification and Design Methods for the BrainScaleS Neuromorphic Hardware System
• Title（参考訳）: BrainScaleSニューロモルフィックハードウェアシステムの検証と設計法
• Authors: Andreas Gr\"ubl, Sebastian Billaudelle, Benjamin Cramer, Vitali Karasenko, Johannes Schemmel
• Abstract要約: 第2世代のBrainScaleSチップは、完全なアナログニューロモルフィック回路と2つの汎用マイクロプロセッサの密結合を有する混合信号デバイスである。 512ニューロンと130Kシナプスを含む第1次BrainScaleS-2 ASICの早期成績を示し,これらの手法の応用を実証した。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: This paper presents verification and implementation methods that have been developed for the design of the BrainScaleS-2 65nm ASICs. The 2nd generation BrainScaleS chips are mixed-signal devices with tight coupling between full-custom analog neuromorphic circuits and two general purpose microprocessors (PPU) with SIMD extension for on-chip learning and plasticity. Simulation methods for automated analysis and pre-tapeout calibration of the highly parameterizable analog neuron and synapse circuits and for hardware-software co-development of the digital logic and software stack are presented. Accelerated operation of neuromorphic circuits and highly-parallel digital data buses between the full-custom neuromorphic part and the PPU require custom methodologies to close the digital signal timing at the interfaces. Novel extensions to the standard digital physical implementation design flow are highlighted. We present early results from the first full-size BrainScaleS-2 ASIC containing 512 neurons and 130K synapses, demonstrating the successful application of these methods. An application example illustrates the full functionality of the BrainScaleS-2 hybrid plasticity architecture.
• Abstract（参考訳）: 本稿では,BrainScaleS-2 65nm ASICの設計のための検証と実装手法を提案する。 第2世代のBrainScaleSチップは、完全なアナログニューロモルフィック回路と2つの汎用マイクロプロセッサ(PPU)と、オンチップ学習と可塑性のためのSIMD拡張を備えた混合信号デバイスである。 高パラメータ化可能なアナログニューロンとシナプス回路の自動解析と事前調整、およびディジタル論理とソフトウェアスタックのハードウェア・ソフトウェア共同開発のためのシミュレーション手法を提案する。 ニューロモルフィック回路とPPU間の高並列デジタルデータバスの高速動作には、インターフェースでのデジタル信号タイミングを閉じるためのカスタム手法が必要である。 標準のデジタル物理実装設計フローへの新しい拡張を強調する。 512ニューロンと130Kシナプスを含む第1次BrainScaleS-2 ASICの早期成績を示し,これらの手法の応用を実証した。 アプリケーションの例は、BrainScaleS-2ハイブリッドプラスチックアーキテクチャの全機能を示している。

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