論文の概要: Fabrication process and failure analysis for robust quantum dots in
silicon
- arxiv url: http://arxiv.org/abs/2004.05683v3
- Date: Tue, 15 Sep 2020 16:48:33 GMT
- ステータス: 処理完了
- システム内更新日: 2023-05-25 02:18:05.129803
- Title: Fabrication process and failure analysis for robust quantum dots in
silicon
- Title(参考訳): シリコン中のロバスト量子ドットの作製過程と故障解析
- Authors: J. P. Dodson (1), Nathan Holman (1), Brandur Thorgrimsson (1), Samuel
F. Neyens (1), E. R. MacQuarrie (1), Thomas McJunkin (1), Ryan H. Foote (1),
L. F. Edge (2), S. N. Coppersmith (1 and 3), M. A. Eriksson (1) ((1)
Department of Physics, University of Wisconsin-Madison, Madison, WI, USA, (2)
HRL Laboratories, LLC, Malibu, CA, USA, (3) University of New South Wales,
Sydney, Australia)
- Abstract要約: 我々はSi/SiGeヘテロ構造上にアルミニウムゲート量子ドットデバイスを重ね合わせるための改良された製造法を提案する。
このプロセスにより、ゲート・ツー・ゲートの漏れ、ESDによる損傷、アルミニウムの脱織、デバイス配線における不必要な合金の形成が削減される。
- 参考スコア(独自算出の注目度): 0.0
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: We present an improved fabrication process for overlapping aluminum gate
quantum dot devices on Si/SiGe heterostructures that incorporates
low-temperature inter-gate oxidation, thermal annealing of gate oxide, on-chip
electrostatic discharge (ESD) protection, and an optimized interconnect process
for thermal budget considerations. This process reduces gate-to-gate leakage,
damage from ESD, dewetting of aluminum, and formation of undesired alloys in
device interconnects. Additionally, cross-sectional scanning transmission
electron microscopy (STEM) images elucidate gate electrode morphology in the
active region as device geometry is varied. We show that overlapping aluminum
gate layers homogeneously conform to the topology beneath them, independent of
gate geometry, and identify critical dimensions in the gate geometry where
pattern transfer becomes non-ideal, causing device failure.
- Abstract(参考訳): 本報告では,Si/SiGeヘテロ構造上にアルミニウムゲート量子ドットを重畳し,低温ゲート酸化,ゲート酸化の熱アニール,オンチップ静電放電(ESD)保護,熱収支を考慮した最適化プロセスを提案する。
このプロセスは、ゲート・ツー・ゲートの漏れ、ESDによる損傷、アルミニウムの脱織、デバイス配線における不必要な合金の形成を低減する。
さらに、デバイス形状として活性領域のゲート電極形態を解明する断面走査透過電子顕微鏡(STEM)画像が変化する。
重なり合うアルミニウムゲート層は、その下のトポロジーに均一に適合し、ゲート幾何学とは独立に、パターン伝達が非理想的になるゲート幾何学における臨界次元を同定し、デバイス故障を引き起こすことを示す。
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