論文の概要: Bayesian Network Structure Learning using Digital Annealer

• arxiv url: http://arxiv.org/abs/2006.06926v3
• Date: Thu, 19 May 2022 16:20:44 GMT
• ステータス: 処理完了
• システム内更新日: 2022-11-22 02:31:06.007143
• Title: Bayesian Network Structure Learning using Digital Annealer
• Title（参考訳）: ディジタルアニールを用いたベイズネットワーク構造学習
• Authors: Yuta Shikuri
• Abstract要約: 候補となる親集合を分解する新しい手法を提案する。 提案手法を用いたDigital Annealerは,いくつかのベンチマークネットワーク上で既存のアルゴリズムよりも優れていることを示す。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Annealing processors, which solve a quadratic unconstrained binary optimization (QUBO), are a potential breakthrough in improving the accuracy of score-based Bayesian network structure learning. However, currently, the bit capacity of an annealing processor is very limited. To utilize the power of annealing processors, it is necessary to encode score-based learning problems into QUBO within the upper bound of bits. In this paper, we propose a novel approach with the decomposition of candidate parent sets. Experimental results on benchmark networks with $37$ to $223$ variables show that our approach requires lesser bits than the bit capacity of the fourth-generation Fujitsu Digital Annealer, a fully coupled annealing processor developed with semiconductor technology. Moreover, we demonstrate that the Digital Annealer with our conversion method outperforms existing algorithms on some benchmark networks. It is expected that our approach promotes the utility of annealing processors in learning the Bayesian network.
• Abstract（参考訳）: 二次的非制約バイナリ最適化(QUBO)を解くアナリングプロセッサは、スコアベースのベイズネットワーク構造学習の精度を向上させるための潜在的なブレークスルーである。 しかし、現在、アニールプロセッサのビット容量は非常に限られている。 アニーリングプロセッサのパワーを利用するには、スコアベースの学習問題をビットの上限内でQUBOにエンコードする必要がある。 本稿では,候補となる親集合を分解する手法を提案する。 337ドルから223ドルの変数を持つベンチマークネットワークの実験結果は、半導体技術で開発された完全結合アニーリングプロセッサである第4世代富士通デジタルアニーラーのビット容量よりも少ないビットを必要とすることを示している。 さらに,本手法によるディジタルアニーラは,ベンチマークネットワーク上で既存のアルゴリズムよりも優れていることを示す。 ベイズネットワークの学習において,プロセッサのアニーリングが有効であることが期待される。

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