Fugu-MT 論文翻訳(概要): A Unified Learning Platform for Dynamic Frequency Scaling in Pipelined Processors

論文の概要: A Unified Learning Platform for Dynamic Frequency Scaling in Pipelined Processors

arxiv url: http://arxiv.org/abs/2006.07450v1
Date: Fri, 12 Jun 2020 20:07:06 GMT
ステータス: 処理完了
システム内更新日: 2022-11-22 04:44:18.370518
Title: A Unified Learning Platform for Dynamic Frequency Scaling in Pipelined Processors
Title（参考訳）: パイプラインプロセッサにおける動的周波数スケーリングのための統一学習プラットフォーム
Authors: Arash Fouman Ajirlou and Inna Partin-Vaisband
Abstract要約: 個別命令の伝搬遅延に基づいてクロック周波数を動的に調整する機械学習(ML)設計フレームワークを提案する。ランダムフォレストモデルは、リアルタイムで伝搬遅延を分類するために訓練される。トレーニングされたモデルは、ベースラインプロセッサ内のパイプラインステージとしてVerilogで実装されている。
参考スコア（独自算出の注目度）: 1.1602089225841632
License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
Abstract: A machine learning (ML) design framework is proposed for dynamically adjusting clock frequency based on propagation delay of individual instructions. A Random Forest model is trained to classify propagation delays in real-time, utilizing current operation type, current operands, and computation history as ML features. The trained model is implemented in Verilog as an additional pipeline stage within a baseline processor. The modified system is simulated at the gate-level in 45 nm CMOS technology, exhibiting a speed-up of 68% and energy reduction of 37% with coarse-grained ML classification. A speed-up of 95% is demonstrated with finer granularities at additional energy costs.
Abstract（参考訳）: 個別命令の伝搬遅延に基づいてクロック周波数を動的に調整する機械学習(ML)設計フレームワークを提案する。ランダムフォレストモデルを用いて、現在の動作タイプ、現在のオペランド、計算履歴をml特徴として活用し、伝播遅延をリアルタイムに分類する。トレーニングされたモデルは、ベースラインプロセッサ内のパイプラインステージとしてVerilogで実装されている。修正されたシステムは45nmのcmos技術でゲートレベルでシミュレートされ、68%のスピードアップと37%のエネルギー削減と粗粒mlの分類を示す。 95%のスピードアップは、さらなるエネルギーコストでより微細な粒度で示される。

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