論文の概要: Faster Born probability estimation via gate merging and frame optimisation

• arxiv url: http://arxiv.org/abs/2202.12114v2
• Date: Sun, 9 Oct 2022 13:56:49 GMT
• ステータス: 処理完了
• システム内更新日: 2023-02-24 01:45:48.834455
• Title: Faster Born probability estimation via gate merging and frame optimisation
• Title（参考訳）: ゲートマージとフレーム最適化による高速ボルン確率推定
• Authors: Nikolaos Koukoulekidis, Hyukjoon Kwon, Hyejung H. Jee, David Jennings, M. S. Kim
• Abstract要約: 任意の量子回路の出力確率はモンテカルロサンプリングを用いて推定できる。 回路ゲート最適化とフレーム最適化の2つの古典的なサブルーチンを提案する。 提案手法は, ランダム回路の全ての試験ケースに対して, 負性率オーバーヘッドのスケーリングを改良するものであることを数値的に示す。
• 参考スコア（独自算出の注目度）: 3.9198548406564604
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Outcome probability estimation via classical methods is an important task for validating quantum computing devices. Outcome probabilities of any quantum circuit can be estimated using Monte Carlo sampling, where the amount of negativity present in the circuit frame representation quantifies the overhead on the number of samples required to achieve a certain precision. In this paper, we propose two classical sub-routines: circuit gate merging and frame optimisation, which optimise the circuit representation to reduce the sampling overhead. We show that the runtimes of both sub-routines scale polynomially in circuit size and gate depth. Our methods are applicable to general circuits, regardless of generating gate sets, qudit dimensions and the chosen frame representations for the circuit components. We numerically demonstrate that our methods provide improved scaling in the negativity overhead for all tested cases of random circuits with Clifford+$T$ and Haar-random gates, and that the performance of our methods compares favourably with prior quasi-probability simulators as the number of non-Clifford gates increases.
• Abstract（参考訳）: 古典的手法による出力確率推定は、量子コンピューティングデバイスを検証する上で重要な課題である。 任意の量子回路の帰結確率はモンテカルロサンプリングを用いて推定でき、回路フレーム表現に存在するネガティビティの量は、特定の精度を達成するのに必要なサンプル数のオーバーヘッドを定量化する。 本稿では,サンプリングオーバーヘッドを低減するために回路表現を最適化する回路ゲートマージとフレーム最適化の2つの古典的なサブルーチンを提案する。 両サブルーチンのランタイムが回路サイズとゲート深さで多項式的にスケールすることを示す。 本手法は, ゲートセットの生成, キューディ次元, 選択した回路部品のフレーム表現にかかわらず, 一般回路に適用可能である。 提案手法は,clifford+$t$およびhaar-randomゲートを用いた無作為回路の全てのテストケースにおいて,ネガティビティオーバーヘッドのスケーリングを改善し,非クリフォードゲート数の増加に伴い,従来の準確率シミュレータと比較できることを示した。

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