論文の概要: Scalable Quantum Error Correction for Surface Codes using FPGA
- arxiv url: http://arxiv.org/abs/2301.08419v1
- Date: Fri, 20 Jan 2023 04:23:00 GMT
- ステータス: 処理完了
- システム内更新日: 2023-01-23 13:48:10.834866
- Title: Scalable Quantum Error Correction for Surface Codes using FPGA
- Title(参考訳): FPGAを用いた表面符号のスケーラブル量子誤り補正
- Authors: Namitha Liyanage, Yue Wu, Alexander Deters and Lin Zhong
- Abstract要約: フォールトトレラントな量子コンピュータは、出現するよりも早くデコードし、エラーを修正する必要がある。
並列計算資源を利用したUnion-Findデコーダの分散バージョンを提案する。
この実装では、並列コンピューティングリソースをハイブリッドツリーグリッド構造に整理する、Heliosと呼ばれるスケーラブルなアーキテクチャを採用している。
- 参考スコア(独自算出の注目度): 67.74017895815125
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: A fault-tolerant quantum computer must decode and correct errors faster than
they appear. The faster errors can be corrected, the more time the computer can
do useful work. The Union-Find (UF) decoder is promising with an average time
complexity slightly higher than $O(d^3)$. We report a distributed version of
the UF decoder that exploits parallel computing resources for further speedup.
Using an FPGA-based implementation, we empirically show that this distributed
UF decoder has a sublinear average time complexity with regard to $d$, given
$O(d^3)$ parallel computing resources. The decoding time per measurement round
decreases as $d$ increases, a first time for a quantum error decoder. The
implementation employs a scalable architecture called Helios that organizes
parallel computing resources into a hybrid tree-grid structure. Using Xilinx's
cycle-accurate simulator, we present cycle-accurate decoding time for $d$ up to
15, with the phenomenological noise model with $p=0.1\%$. We are able to
implement $d$ up to 7 with a Xilinx ZC106 FPGA, for which an average decoding
time is 120 ns per measurement round. Since the decoding time per measurement
round of Helios decreases with $d$, Helios can decode a surface code of
arbitrarily large $d$ without a growing backlog.
- Abstract(参考訳): フォールトトレラント量子コンピュータは、現れるよりも早くデコードし、エラーを訂正しなければならない。
エラーの修正が早くなればなるほど、コンピュータはもっと役に立つ仕事をできる。
Union-Find (UF) デコーダは平均時間複雑性が$O(d^3)$よりわずかに高いことを約束している。
並列計算資源を利用してさらなる高速化を行うUFデコーダの分散バージョンについて報告する。
FPGAベースの実装を用いて,この分散UFデコーダが$d$,$O(d^3)$並列コンピューティングリソースに対して,サブ線形平均時間複雑性を有することを実証的に示す。
測定ラウンドあたりの復号時間は、量子エラー復号器として初めて$d$が増加するにつれて減少する。
この実装では、並列コンピューティングリソースをハイブリッドツリーグリッド構造に整理するheliosと呼ばれるスケーラブルなアーキテクチャを採用している。
Xilinxのサイクル精度シミュレータを用いて、15ドルまでのサイクル精度の復号時間と、$p=0.1\%の現象ノイズモデルを示す。
xilinx zc106 fpgaで$d$を7まで実装でき、平均復号時間は1ラウンドあたり120 nsです。
heliosの測定ラウンド毎のデコード時間は$d$で減少するため、heliosはバックログを増加させずに任意の大きな$d$の表面コードをデコードできる。
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