論文の概要: Check-Agnosia based Post-Processor for Message-Passing Decoding of
Quantum LDPC Codes
- arxiv url: http://arxiv.org/abs/2310.15000v1
- Date: Mon, 23 Oct 2023 14:51:22 GMT
- ステータス: 処理完了
- システム内更新日: 2023-10-24 19:26:32.074461
- Title: Check-Agnosia based Post-Processor for Message-Passing Decoding of
Quantum LDPC Codes
- Title(参考訳): チェックアグノシアに基づく量子LDPC符号のメッセージパッシング復号法
- Authors: Julien du Crest, Francisco Garcia-Herrero, Mehdi Mhalla, Valentin
Savin, and Javier Valls
- Abstract要約: ハードウェアフレンドリーな方向性を持つ新しい後処理アルゴリズムを導入し、最先端技術と競合する誤り訂正性能を提供する。
FPGA基板上では,1マイクロ秒に近いレイテンシ値が得られることを示すとともに,ASIC実装においてより低いレイテンシ値が得られることを示す。
- 参考スコア(独自算出の注目度): 3.4602940992970908
- License: http://creativecommons.org/publicdomain/zero/1.0/
- Abstract: The inherent degeneracy of quantum low-density parity-check codes poses a
challenge to their decoding, as it significantly degrades the error-correction
performance of classical message-passing decoders. To improve their
performance, a post-processing algorithm is usually employed. To narrow the gap
between algorithmic solutions and hardware limitations, we introduce a new
post-processing algorithm with a hardware-friendly orientation, providing error
correction performance competitive to the state-of-the-art techniques. The
proposed post-processing, referred to as check-agnosia, is inspired by
stabilizer-inactivation, while considerably reducing the required hardware
resources, and providing enough flexibility to allow different message-passing
schedules and hardware architectures. We carry out a detailed analysis for a
set of Pareto architectures with different tradeoffs between latency and power
consumption, derived from the results of implemented designs on an FPGA board.
We show that latency values close to one microsecond can be obtained on the
FPGA board, and provide evidence that much lower latency values can be obtained
for ASIC implementations. In the process, we also demonstrate the practical
implications of the recently introduced t-covering layers and random-order
layered scheduling.
- Abstract(参考訳): 量子低密度パリティチェック符号の固有縮退性は、古典的なメッセージパスデコーダの誤り訂正性能を著しく低下させるため、デコードに挑戦する。
性能を向上させるために、通常、後処理アルゴリズムが使用される。
アルゴリズムソリューションとハードウェアの限界の間のギャップを狭めるために,ハードウェアフレンドリな方向性を持つ新しいポストプロセッシングアルゴリズムを導入し,最先端技術に匹敵する誤り訂正性能を提供する。
提案された後処理はcheck-agnosiaと呼ばれ、スタビライザー不活性化に触発され、必要なハードウェアリソースを大幅に削減し、異なるメッセージパススケジュールとハードウェアアーキテクチャを可能にするのに十分な柔軟性を提供する。
fpga基板上で実装された設計結果から,レイテンシと消費電力のトレードオフが異なるparetoアーキテクチャ群について詳細な解析を行った。
FPGA基板上では,1マイクロ秒に近いレイテンシ値が得られることを示すとともに,ASIC実装においてより低いレイテンシ値が得られることを示す。
このプロセスでは、最近導入されたt被覆層とランダムオーダー層スケジューリングの実践的意味も示す。
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