論文の概要: CMOS-based Single-Cycle In-Memory XOR/XNOR

• arxiv url: http://arxiv.org/abs/2310.18375v1
• Date: Thu, 26 Oct 2023 21:43:01 GMT
• ステータス: 処理完了
• システム内更新日: 2024-03-19 01:44:24.050783
• Title: CMOS-based Single-Cycle In-Memory XOR/XNOR
• Title（参考訳）: CMOSベースのシングルサイクルインメモリXOR/XNOR
• Authors: Shamiul Alam, Jack Hutchins, Nikhil Shukla, Kazi Asifuzzaman, Ahmedullah Aziz,
• Abstract要約: シングルサイクルインメモリXOR/XNOR演算のためのCMOSベースのハードウェアトポロジを提案する。 私たちの設計では、既存のCMOS互換ソリューションと比較して、レイテンシが少なくとも2倍改善されています。 この全CMOS設計は、大規模技術ノードにおけるCiM XOR/XNORの実践的実装の道を開くものである。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Big data applications are on the rise, and so is the number of data centers. The ever-increasing massive data pool needs to be periodically backed up in a secure environment. Moreover, a massive amount of securely backed-up data is required for training binary convolutional neural networks for image classification. XOR and XNOR operations are essential for large-scale data copy verification, encryption, and classification algorithms. The disproportionate speed of existing compute and memory units makes the von Neumann architecture inefficient to perform these Boolean operations. Compute-in-memory (CiM) has proved to be an optimum approach for such bulk computations. The existing CiM-based XOR/XNOR techniques either require multiple cycles for computing or add to the complexity of the fabrication process. Here, we propose a CMOS-based hardware topology for single-cycle in-memory XOR/XNOR operations. Our design provides at least 2 times improvement in the latency compared with other existing CMOS-compatible solutions. We verify the proposed system through circuit/system-level simulations and evaluate its robustness using a 5000-point Monte Carlo variation analysis. This all-CMOS design paves the way for practical implementation of CiM XOR/XNOR at scaled technology nodes.
• Abstract（参考訳）: ビッグデータアプリケーションは増加傾向にあり、データセンターの数も増えている。 継続的に増加する巨大なデータプールは、セキュアな環境で定期的にバックアップする必要があります。 さらに、画像分類のためのバイナリ畳み込みニューラルネットワークのトレーニングには、大量のセキュアなバックアップデータが必要である。 XORとXNORの操作は、大規模なデータのコピー検証、暗号化、分類アルゴリズムに不可欠である。 既存の計算およびメモリユニットの不均等な速度は、フォン・ノイマンのアーキテクチャをこれらのブール演算の実行に非効率にする。 計算インメモリ(CiM)は、そのようなバルク計算に最適な手法であることが証明されている。 既存のCiMベースのXOR/XNOR技術は、計算に複数のサイクルを必要とするか、製造プロセスの複雑さを増す。 本稿では,シングルサイクルインメモリXOR/XNOR演算のためのCMOSベースのハードウェアトポロジを提案する。 私たちの設計では、既存のCMOS互換ソリューションと比較して、レイテンシが少なくとも2倍改善されています。 提案手法を回路/システムレベルのシミュレーションにより検証し,5000点モンテカルロ変動解析を用いてロバスト性を評価する。 この全CMOS設計は、大規模技術ノードにおけるCiM XOR/XNORの実践的実装の道を開くものである。

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