論文の概要: BetterV: Controlled Verilog Generation with Discriminative Guidance
- arxiv url: http://arxiv.org/abs/2402.03375v1
- Date: Sat, 3 Feb 2024 08:00:12 GMT
- ステータス: 処理完了
- システム内更新日: 2024-02-07 18:34:23.393068
- Title: BetterV: Controlled Verilog Generation with Discriminative Guidance
- Title(参考訳): betterv: 判別指導によるverilog生成制御
- Authors: Zehua Pei, Hui-Ling Zhen, Mingxuan Yuan, Yu Huang, Bei Yu
- Abstract要約: 本稿では,処理されたドメイン固有ランタイム上での大規模言語モデル(LLM)の微調整を行うVerilog生成フレームワークであるBetterVを提案する。
BetterV は構文的にも機能的にも Verilog を生成する能力があり、VerilogEval-machine ベンチマークで GPT-4 より優れている。
- 参考スコア(独自算出の注目度): 11.975972657776346
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Due to the growing complexity of modern Integrated Circuits (ICs), there is a
need for automated circuit design methods. Recent years have seen rising
research in hardware design language generation to facilitate the design
process. In this work, we propose a Verilog generation framework, BetterV,
which fine-tunes the large language models (LLMs) on processed domain-specific
datasets and incorporates generative discriminators for guidance on particular
design demands. The Verilog modules are collected, filtered and processed from
internet to form a clean and abundant dataset. Instruct-tuning methods are
specially designed to fine-tuned the LLMs to understand the knowledge about
Verilog. Furthermore, data are augmented to enrich the training set and also
used to train a generative discriminator on particular downstream task, which
leads a guidance for the LLMs to optimize the Verilog implementation. BetterV
has the ability to generate syntactically and functionally correct Verilog,
which can outperform GPT-4 on the VerilogEval-machine benchmark. With the help
of task-specific generative discriminator, BetterV can achieve remarkable
improvement on various electronic design automation (EDA) downstream tasks,
including the netlist node reduction for synthesis and verification runtime
reduction with Boolean Satisfiability (SAT) solving.
- Abstract(参考訳): 現代集積回路(IC)の複雑さが増大しているため、自動回路設計法が必要である。
近年,設計プロセスを容易にするハードウェア設計言語の開発が盛んに行われている。
そこで本研究では,処理されたドメイン固有データセットの大規模言語モデル(LLM)を微調整し,特定の設計要求のガイダンスに生成識別器を組み込んだVerilog生成フレームワークであるBetterVを提案する。
verilogモジュールはインターネットから収集、フィルタリング、処理され、クリーンで豊富なデータセットを形成する。
instruct-tuningメソッドはllmを微調整してverilogに関する知識を理解するように特別に設計されている。
さらに、トレーニングセットを充実させるためにデータを拡張し、特定の下流タスクで生成的識別器を訓練するためにも使用し、Verilogの実装を最適化するためのLLMのガイダンスを導いた。
BetterV は構文的にも機能的にも Verilog を生成する能力があり、VerilogEval-machine ベンチマークで GPT-4 より優れている。
タスク固有生成判別器の助けを借りて、bettervは様々な電子設計自動化(eda)下流タスクにおいて、boolean satisfiability(sat)解決によるnetlistノードの合成および検証ランタイムの削減を含む顕著な改善を達成できる。
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