論文の概要: Empirical learning of dynamical decoupling on quantum processors

• arxiv url: http://arxiv.org/abs/2403.02294v2
• Date: Thu, 02 Jan 2025 20:47:48 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-01-06 15:09:33.427988
• Title: Empirical learning of dynamical decoupling on quantum processors
• Title（参考訳）: 量子プロセッサにおける動的疎結合の実証学習
• Authors: Christopher Tong, Helena Zhang, Bibek Pokharel,
• Abstract要約: 動的デカップリング(Dynamical Decoupling, DD)は、量子エラー抑制のための低オーバーヘッド法である。 学習アルゴリズムは,任意の量子回路やデバイスに対して,DD戦略を実証的に調整する方法を示す。
• 参考スコア（独自算出の注目度）: 0.24578723416255752
• License:
• Abstract: Dynamical decoupling (DD) is a low-overhead method for quantum error suppression. Despite extensive work in DD design, finding pulse sequences that optimally decouple computational qubits on noisy quantum hardware is not well understood. In this work, we describe how learning algorithms can empirically tailor DD strategies for any quantum circuit and device. We use a genetic algorithm-inspired search to optimize DD (GADD) strategies for IBM's superconducting-qubit based quantum processors. In all observed experimental settings, we find that empirically learned DD strategies significantly improve error suppression relative to canonical sequences, with relative improvement increasing with problem size and circuit sophistication. We leverage this to study mirror randomized benchmarking on 100 qubits, GHZ state preparation on 50 qubits, and the Bernstein-Vazirani algorithm on 27 qubits. We further demonstrate that our empirical learning method finds strategies, in time constant with increasing circuit width and depth, that provide stable performance over long periods of time without retraining and generalize to larger circuits when trained on small sub-circuit structures.
• Abstract（参考訳）: 動的デカップリング(Dynamical Decoupling, DD)は、量子エラー抑制のための低オーバーヘッド法である。 DD設計における広範な研究にもかかわらず、ノイズ量子ハードウェア上で計算量子ビットを最適に分離するパルス列はよく理解されていない。 本研究では,学習アルゴリズムが任意の量子回路やデバイスに対して,DD戦略を実証的に調整する方法について述べる。 我々は、IBMの超伝導量子ビットベースの量子プロセッサのDD(GADD)戦略を最適化するために、遺伝的アルゴリズムにインスパイアされた探索を用いる。 実験結果から,経験的に学習したDD戦略は正準系列に対する誤差抑制を著しく改善し,問題の大きさや回路の高度化に伴う相対的な改善が見られた。 これを利用して、100量子ビットのミラーランダム化ベンチマーク、50量子ビットのGHZ状態準備、27量子ビットのBernstein-Vaziraniアルゴリズムの研究を行う。 さらに,我々の経験的学習手法は,回路幅と深度が増大する時間に一定であり,小さなサブ回路構造でトレーニングした場合に,再学習や大規模回路への一般化を伴わずに,長期間にわたって安定した性能が得られることを示す。

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