論文の概要: Concatenated Steane code with single-flag syndrome checks

• arxiv url: http://arxiv.org/abs/2403.09978v1
• Date: Fri, 15 Mar 2024 02:50:40 GMT
• ステータス: 処理完了
• システム内更新日: 2024-03-18 18:48:40.201269
• Title: Concatenated Steane code with single-flag syndrome checks
• Title（参考訳）: 単フラッグシンドロームチェックを併用したSteane符号
• Authors: Balint Pato, Theerapat Tansuwannont, Kenneth R. Brown,
• Abstract要約: 量子コンピュータの短期実装には,高いエラー抑制率と低いオーバーヘッドを有する耐故障性エラー訂正プロトコルが望ましい。 本研究では,[49,1,9]d Steane 符号に対する距離保存フラグ FTEC プロトコルを開発した。
• 参考スコア（独自算出の注目度）: 0.4369550829556578
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: A fault-tolerant error correction (FTEC) protocol with a high error suppression rate and low overhead is very desirable for the near-term implementation of quantum computers. In this work, we develop a distance-preserving flag FTEC protocol for the [[49,1,9]] concatenated Steane code, which requires only two ancilla qubits per generator and can be implemented on a planar layout. We generalize the weight-parity error correction (WPEC) technique from [Phys. Rev. A 104, 042410 (2021)] and find a gate ordering of flag circuits for the concatenated Steane code which makes syndrome extraction with two ancilla qubits per generator possible. The FTEC protocol is constructed using the optimization tools for flag FTEC developed in [arXiv:2306.12862] and is simulated under the circuit-level noise model without idling noise. Our simulations give a pseudothreshold of $1.64 \times 10^{-3}$ for the [[49,1,9]] concatenated Steane code, which is better than a pseudothreshold of $1.43 \times 10^{-3}$ for the [[61,1,9]] 6.6.6 color code simulated under the same settings. This is in contrast to the code capacity model where the [[61,1,9]] code performs better.
• Abstract（参考訳）: 量子コンピュータの短期実装において,エラー抑制率とオーバーヘッドの低いFTECプロトコルが望ましい。 本研究では,[49,1,9]連結Steane符号のための距離保存フラグFTECプロトコルを開発した。 我々は,[Phys. A 104, 042410 (2021)] からウェイトパリティ誤り訂正(WPEC) 法を一般化し,2つのアンシラ量子ビットによるシンドローム抽出を可能にする連結ステアン符号のフラグ回路のゲート順序を求める。 FTECプロトコルは[arXiv:2306.12862]で開発されたFTECフラグの最適化ツールを用いて構築され、アイドリングノイズのない回路レベルのノイズモデルの下でシミュレートされる。 我々のシミュレーションでは、[[49,1,9]の連結されたSteane符号に対して1.64 \times 10^{-3}$の擬似閾値を与え、[[61,1,9]の6.6.6色符号に対して1.43 \times 10^{-3}$の擬似閾値よりも優れている。 これは[61,1,9]コードのパフォーマンスが向上するコードキャパシティモデルとは対照的である。

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