論文の概要: A Unified Hardware Accelerator for Fast Fourier Transform and Number Theoretic Transform

• arxiv url: http://arxiv.org/abs/2504.11124v1
• Date: Tue, 15 Apr 2025 12:13:05 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-04-24 01:16:58.047887
• Title: A Unified Hardware Accelerator for Fast Fourier Transform and Number Theoretic Transform
• Title（参考訳）: 高速フーリエ変換と数理論変換のための統一ハードウェア加速器
• Authors: Rishabh Shrivastava, Chaitanya Prasad Ratnala, Durga Manasa Puli, Utsav Banerjee,
• Abstract要約: Number Theoretic Transform (NTT) は、ポスト量子格子ベースの暗号において効率的な乗算を計算するのに欠かせないツールである。 512点複素FFTと256点NTTの両方をサポートする統一ハードウェアアクセラレータを実証する。 本実装は,FPGA上での最先端のML-KEM/ML-DSA NTTアクセラレータに匹敵する性能を実現する。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: The Number Theoretic Transform (NTT) is an indispensable tool for computing efficient polynomial multiplications in post-quantum lattice-based cryptography. It has strong resemblance with the Fast Fourier Transform (FFT), which is the most widely used algorithm in digital signal processing. In this work, we demonstrate a unified hardware accelerator supporting both 512-point complex FFT as well as 256-point NTT for the recently standardized NIST post-quantum key encapsulation and digital signature algorithms ML-KEM and ML-DSA respectively. Our proposed architecture effectively utilizes the arithmetic circuitry required for complex FFT, and the only additional circuits required are for modular reduction along with modifications in the control logic. Our implementation achieves performance comparable to state-of-the-art ML-KEM / ML-DSA NTT accelerators on FPGA, thus demonstrating how an FFT accelerator can be augmented to support NTT and the unified hardware can be used for both digital signal processing and post-quantum lattice-based cryptography applications.
• Abstract（参考訳）: Number Theoretic Transform (NTT) は、量子後格子暗号における効率的な多項式乗算を計算するための必要不可欠なツールである。 高速フーリエ変換(FFT)は、デジタル信号処理において最も広く使われているアルゴリズムである。 本研究では,最近標準化されたNIST後量子鍵カプセル化アルゴリズムML-KEMとML-DSAに対して,512点複素FFTと256点NTTをサポートする統一ハードウェアアクセラレータを実証する。 提案アーキテクチャでは、複雑なFFTに必要な演算回路を効果的に利用し、制御論理の修正とともに、モジュラー化に必要となる追加回路のみを用いる。 実装はFPGA上での最先端のML-KEM/ML-DSA NTTアクセラレータに匹敵する性能を実現し,NTTをサポートするためにFFTアクセラレータを拡張できることを示す。

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