論文の概要: GDNTT: an Area-Efficient Parallel NTT Accelerator Using Glitch-Driven Near-Memory Computing and Reconfigurable 10T SRAM

• arxiv url: http://arxiv.org/abs/2505.08162v1
• Date: Tue, 13 May 2025 01:53:07 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-05-14 20:57:54.389384
• Title: GDNTT: an Area-Efficient Parallel NTT Accelerator Using Glitch-Driven Near-Memory Computing and Reconfigurable 10T SRAM
• Title（参考訳）: GDNTT:Glitch-Driven Near-Memory Computingと再構成可能な10T SRAMを用いた領域効率のパラレルNTT加速器
• Authors: Hengyu Ding, Houran Ji, Jia Li, Jinhang Chen, Chin-Wing Sham, Yao Wang,
• Abstract要約: 本稿では、グリッチ駆動ニアメモリコンピューティング(GDNTT)を用いた領域効率の高い高並列NTT加速器を提案する。 この設計はデータストレージ用の10Tを統合し、柔軟な行/列のデータアクセスと合理化回路マッピング戦略を可能にする。 評価の結果,提案したNTTアクセラレーターは,最先端技術と比較して1.528*のスループット向上を実現していることがわかった。
• 参考スコア（独自算出の注目度）: 14.319119105134309
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: With the rapid advancement of quantum computing technology, post-quantum cryptography (PQC) has emerged as a pivotal direction for next-generation encryption standards. Among these, lattice-based cryptographic schemes rely heavily on the fast Number Theoretic Transform (NTT) over polynomial rings, whose performance directly determines encryption/decryption throughput and energy efficiency. However, existing software-based NTT implementations struggle to meet the real-time performance and low-power requirements of IoT and edge devices. To address this challenge, this paper proposes an area-efficient highly parallel NTT accelerator with glitch-driven near-memory computing (GDNTT). The design integrates a 10T SRAM for data storage, enabling flexible row/column data access and streamlining circuit mapping strategies. Furthermore, a glitch generator is incorporated into the near-memory computing unit, significantly reducing the latency of butterfly operations. Evaluation results show that the proposed NTT accelerator achieves a 1.5~28* improvement in throughput-per-area compared to the state-of-the-art.
• Abstract（参考訳）: 量子コンピューティング技術の急速な進歩により、量子後暗号(PQC)が次世代の暗号化標準の重要な方向として登場した。 これらのうち、格子ベースの暗号スキームは多項式環上の高速数理論変換(NTT)に大きく依存しており、その性能は直接暗号化/復号スループットとエネルギー効率を決定する。 しかし、既存のソフトウェアベースのNTT実装は、IoTとエッジデバイスのリアルタイムパフォーマンスと低電力要件を満たすのに苦労している。 この課題に対処するために,グリッチ駆動ニアメモリコンピューティング(GDNTT)を用いた領域効率の高い高並列NTTアクセラレータを提案する。 この設計はデータストレージ用の10T SRAMを統合し、フレキシブルな行/列のデータアクセスと回路マッピング戦略を可能にする。 さらに、近メモリ演算ユニットにグリッチジェネレータを組み込み、バタフライ操作の遅延を大幅に低減する。 評価の結果,提案したNTTアクセラレーターは,最先端技術と比較して1.5～28*のスループット向上を実現していることがわかった。

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