論文の概要: Erasure Minesweeper: exploring hybrid-erasure surface code architectures for efficient quantum error correction
- arxiv url: http://arxiv.org/abs/2505.00066v1
- Date: Wed, 30 Apr 2025 17:57:43 GMT
- ステータス: 翻訳完了
- システム内更新日: 2025-05-02 19:15:55.137404
- Title: Erasure Minesweeper: exploring hybrid-erasure surface code architectures for efficient quantum error correction
- Title（参考訳）: Erasure Minesweeper: 効率的な量子誤り訂正のためのハイブリッド・エミッション・サーフェス・コードアーキテクチャの探索
- Authors: Jason D. Chadwick, Mariesa H. Teo, Joshua Viszlai, Willers Yang, Frederic T. Chong,
- Abstract要約: 本稿では,表面符号誤り訂正のためのハイブリッド・エミッションアーキテクチャを提案する。
クォービットのサブセットは消去キュービットとして指定され、残りは標準のままである。
ハイブリット・エミッション・アーキテクチャは,表面コードの性能を向上させることができることを示す。
- 参考スコア（独自算出の注目度）: 2.1444724678552256
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Dual-rail erasure qubits can substantially improve the efficiency of quantum error correction, allowing lower error rates to be achieved with fewer qubits, but each erasure qubit requires $3\times$ more transmons to implement compared to standard qubits. In this work, we introduce a hybrid-erasure architecture for surface code error correction where a carefully chosen subset of qubits is designated as erasure qubits while the rest remain standard. Through code-capacity analysis and circuit-level simulations, we show that a hybrid-erasure architecture can boost the performance of the surface code -- much like how a game of Minesweeper becomes easier once a few squares are revealed -- while using fewer resources than a full-erasure architecture. We study strategies for the allocation and placement of erasure qubits through analysis and simulations. We then use the hybrid-erasure architecture to explore the trade-offs between per-qubit cost and key logical performance metrics such as threshold and effective distance in surface code error correction. Our results show that the strategic introduction of dual-rail erasure qubits in a transmon architecture can enhance the logical performance of surface codes for a fixed transmon budget, particularly for near-term-relevant transmon counts and logical error rates.
- Abstract（参考訳）: デュアルレール消去量子ビットは量子誤り訂正の効率を大幅に改善し、より少ない量子ビットで低いエラー率を達成することができるが、それぞれの消去量子ビットは標準量子ビットよりも実装するのに3\times$3\times$transmonsを必要とする。
本研究では,曲面符号誤り訂正のためのハイブリッド・エミッション・アーキテクチャを導入し,その際,慎重に選択されたキュービットのサブセットを消去キュービットとして指定する。
コード-キャパシティ分析と回路レベルのシミュレーションを通じて、ハイブリット・エミッション・アーキテクチャは、数平方平方メートルの領域でMinesweeperのゲームがより簡単になるのと同じように、表面コードのパフォーマンスを向上し、フル・エミッション・アーキテクチャよりも少ないリソースを使用することを示した。
解析とシミュレーションにより,消去量子ビットの割り当てと配置の戦略について検討する。
次に、ハイブリッド・エミッション・アーキテクチャを用いて、ビット単位のコストと、しきい値や表面符号誤り訂正の有効距離といった重要な論理的性能指標との間のトレードオフを探索する。
以上の結果から,トランスモンアーキテクチャにおけるデュアルレール消去キュービットの戦略的導入により,固定されたトランスモン予算に対する表面符号の論理的性能が向上することが示唆された。
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