論文の概要: Optimizing FPGA and Wafer Test Coverage with Spatial Sampling and Machine Learning

• arxiv url: http://arxiv.org/abs/2506.03556v1
• Date: Wed, 04 Jun 2025 04:19:06 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-06-05 21:20:14.146756
• Title: Optimizing FPGA and Wafer Test Coverage with Spatial Sampling and Machine Learning
• Title（参考訳）: 空間サンプリングと機械学習によるFPGAとウェハテストカバレッジの最適化
• Authors: Wang WeiQuan, Riaz-ul-Haque Mian,
• Abstract要約: 半導体製造において、特にウエハおよびFPGAテストにおいて、テストコストは著しく高いままである。 本研究では,ランダムサンプリング,Stratified Smpling,k-means Clusteringの3つのベースラインサンプリング戦略について検討した。 本研究は,これらの手法をさらに強化するために,各手法のサンプリング品質を向上させる新しいアルゴリズムを提案する。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by-nc-nd/4.0/
• Abstract: In semiconductor manufacturing, testing costs remain significantly high, especially during wafer and FPGA testing. To reduce the number of required tests while maintaining predictive accuracy, this study investigates three baseline sampling strategies: Random Sampling, Stratified Sampling, and k-means Clustering Sampling. To further enhance these methods, this study proposes a novel algorithm that improves the sampling quality of each approach. This research is conducted using real industrial production data from wafer-level tests and silicon measurements from various FPGAs. This study introduces two hybrid strategies: Stratified with Short Distance Elimination (S-SDE) and k-means with Short Distance Elimination (K-SDE). Their performance is evaluated within the framework of Gaussian Process Regression (GPR) for predicting wafer and FPGA test data. At the core of our proposed approach is the Short Distance Elimination (SDE) algorithm, which excludes spatially proximate candidate points during sampling, thereby ensuring a more uniform distribution of training data across the physical domain. A parameter sweep was conducted over the (alpha, beta) thresholds, where alpha and beta are in the range {0, 1, 2, 3, 4} and not both zero, to identify the optimal combination that minimizes RMSD. Experimental results on a randomly selected wafer file reveal that (alpha, beta) equal (2, 2) yields the lowest RMSD. Accordingly, all subsequent experiments adopt this parameter configuration. The results demonstrate that the proposed SDE-based strategies enhance predictive accuracy: K-SDE improves upon k-means sampling by 16.26 percent (wafer) and 13.07 percent (FPGA), while S-SDE improves upon stratified sampling by 16.49 percent (wafer) and 8.84 percent (FPGA).
• Abstract（参考訳）: 半導体製造において、特にウエハおよびFPGAテストにおいて、テストコストは著しく高いままである。 予測精度を維持しながら必要なテスト数を減らすため,ランダムサンプリング,ストレートサンプリング,k平均クラスタリングという3つのベースラインサンプリング戦略を検討した。 本研究は,これらの手法をさらに強化するために,各手法のサンプリング品質を向上させる新しいアルゴリズムを提案する。 本研究は、ウェハレベル試験および様々なFPGAからのシリコン測定による実工業生産データを用いて実施する。 本研究では,S-SDE(Stratified with Short Distance Elimination)とK-Means with Short Distance Elimination(K-SDE)の2つのハイブリッド戦略を紹介する。 それらの性能は、ウエハとFPGAテストデータの予測のためのGaussian Process Regression(GPR)のフレームワーク内で評価される。 提案手法の核となるのはSDEアルゴリズムであり、サンプリング中に空間的に近接する候補点を除外し、物理領域にまたがるトレーニングデータのより均一な分布を確保する。 パラメータスイープは、(アルファ、ベータ)しきい値上で行われ、アルファとベータはどちらもゼロではなく {0, 1, 2, 3, 4}の範囲内にあり、RMSDを最小化する最適な組み合わせを特定する。 ランダムに選択されたウエハファイルの実験結果から, (アルファ, ベータ) が (2, 2) で最低のRMSDが得られることが明らかになった。 したがって、その後の全ての実験ではパラメータ設定が採用される。 K-SDEは16.26パーセント(ウエハ)と13.07パーセント(FPGA)で、S-SDEは16.49パーセント(ウェーハ)と8.84パーセント(FPGA)で、K-SDEは階層化サンプリングで改善されている。

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