論文の概要: hdl2v: A Code Translation Dataset for Enhanced LLM Verilog Generation

• arxiv url: http://arxiv.org/abs/2506.04544v1
• Date: Thu, 05 Jun 2025 01:29:18 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-06-06 21:53:49.481185
• Title: hdl2v: A Code Translation Dataset for Enhanced LLM Verilog Generation
• Title（参考訳）: hdl2v: LLM Verilog生成の強化のためのコード翻訳データセット
• Authors: Charles Hong, Brendan Roberts, Huijae An, Alex Um, Advay Ratan, Yakun Sophia Shao,
• Abstract要約: 私たちは出席します。 HDL-to-Verilog – 人間が記述したVerilogデータの量を増やすデータセット。 私たちはその価値を示します。 HDL-to-Verilogは32億重みモデルのパフォーマンスを最大23%向上させる。
• 参考スコア（独自算出の注目度）: 0.9149489479543916
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Large language models (LLMs) are playing an increasingly large role in domains such as code generation, including hardware code generation, where Verilog is the key language. However, the amount of publicly available Verilog code pales in comparison to the amount of code available for software languages like Python. In this work, we present hdl2v ("HDL-to-Verilog"), a dataset which seeks to increase the amount of available human-written Verilog data by translating or compiling three other hardware description languages - VHDL, Chisel, and PyMTL3 - to Verilog. Furthermore, we demonstrate the value of hdl2v in enhancing LLM Verilog generation by improving performance of a 32 billion-parameter open-weight model by up to 23% (pass@10) in VerilogEvalV2, without utilizing any data augmentation or knowledge distillation from larger models. We also show hdl2v's ability to boost the performance of a data augmentation-based fine-tuning approach by 63%. Finally, we characterize and analyze our dataset to better understand which characteristics of HDL-to-Verilog datasets can be expanded upon in future work for even better performance.
• Abstract（参考訳）: 大規模言語モデル(LLM)は、Verilogが主要な言語であるハードウェアコード生成を含む、コード生成のようなドメインにおいて、ますます大きな役割を担っている。 しかし、Pythonのようなソフトウェア言語で利用可能なコード量と比較して、一般公開されているVerilogコードの量は減っている。 本稿では,他の3つのハードウェア記述言語(VHDL,Chisel,PyMTL3)をVerilogに翻訳あるいはコンパイルすることで,利用可能な人手によるVerilogデータの量を増やすためのデータセットであるhdl2v(HDL-to-Verilog)をVerilogに提示する。 さらに, LLM Verilog 生成におけるhdl2v の価値を, 大きなモデルからのデータ拡張や知識蒸留を使わずに, 32億パラメータのオープンウェイトモデルの性能を最大 23% (pass@10) 向上させることにより実証した。 また、hdl2vがデータ拡張ベースの微調整手法の性能を63%向上させることを示す。 最後に、HDL-to-Verilogデータセットの特徴をよりよく理解するために、我々のデータセットを特徴付け、分析し、分析する。

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