論文の概要: Comparison of spin-qubit architectures for quantum error-correcting codes

• arxiv url: http://arxiv.org/abs/2506.17190v1
• Date: Fri, 20 Jun 2025 17:45:21 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-06-23 19:00:05.572896
• Title: Comparison of spin-qubit architectures for quantum error-correcting codes
• Title（参考訳）: 量子誤り訂正符号に対するスピン量子ビットアーキテクチャの比較
• Authors: Mauricio Gutiérrez, Juan S. Rojas-Arias, David Obando, Chien-Yuan Chang,
• Abstract要約: シリコンのスピン量子ビットを用いた実装における2つの量子誤り訂正符号(表面符号とベーコン・ソー符号)の性能について検討する。 論理誤差は、メモリエラーではなく、ゲートエラー、特に1ビットと2ビットのゲートエラーによって制限される。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: We investigate the performance of two quantum error-correcting codes, the surface code and the Bacon-Shor code, for implementation with spin qubits in silicon. In each case, we construct a logical qubit using a planar array of quantum dots, exploring two encoding schemes: one based solely on single-electron Zeeman qubits (Loss-DiVincenzo qubits), and a hybrid approach combining Zeeman and singlet-triplet qubits. For both codes, we evaluate key performance metrics, including logical state preparation fidelity and cycle-level error correction performance, using state-of-the-art experimental parameters. Our results show that the hybrid encoding consistently outperforms the pure Zeeman-qubit implementation. By identifying the dominant error mechanisms that limit quantum error correction performance, our study highlights concrete targets for improving spin qubit hardware and provides a path toward scalable fault-tolerant architectures. In particular, we find that the logical error rate is not limited by memory errors, but rather by gate errors, especially 1- and 2-qubit gate errors.
• Abstract（参考訳）: シリコンのスピン量子ビットを用いた実装における2つの量子誤り訂正符号(表面符号とベーコン・ソー符号)の性能について検討する。 いずれの場合も、量子ドットの平面配列を用いて論理量子ビットを構築し、一電子ゼーマン量子ビット(Loss-DiVincenzo qubits)のみをベースとした2つの符号化スキームと、ゼーマンとシングルトリップレット量子ビットを組み合わせたハイブリッドアプローチを探索する。 両符号の論理的状態準備忠実度やサイクルレベルの誤り訂正性能などの重要な性能指標を,最先端の実験パラメータを用いて評価する。 その結果,ハイブリット符号化は純粋ゼーマン量子ビット実装よりも一貫して優れていた。 量子誤り訂正性能を制限する主要なエラー機構を同定することにより、スピン量子ビットハードウェアを改善するための具体的な目標を強調し、スケーラブルなフォールトトレラントアーキテクチャへの道筋を提供する。 特に、論理誤差率はメモリエラーに限らず、ゲートエラー、特に1ビットと2ビットのゲートエラーに制限されている。

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