論文の概要: @NTT: Algorithm-Targeted NTT hardware acceleration via Design-Time Constant Optimization

• arxiv url: http://arxiv.org/abs/2601.17806v1
• Date: Sun, 25 Jan 2026 11:48:24 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-01-27 15:23:08.400966
• Title: @NTT: Algorithm-Targeted NTT hardware acceleration via Design-Time Constant Optimization
• Title（参考訳）: @NTT:設計時定数最適化によるアルゴリズムターゲットNTTハードウェアアクセラレーション
• Authors: Mohammed Nabeel, Mahmoud Hafez, Michail Maniatakos,
• Abstract要約: @NTTは、これらのアルゴリズムのリングパラメータが固定されているという事実を利用して、設計時の定数最適化を可能にする。 TSMC 28nmライブラリを用いて実装したDilithium NTTのケーススタディでは、クロック周波数1.0GHzで動作する。 FPGAでは、最先端の実装よりも5.2倍高いスループットのLUTを実現している。
• 参考スコア（独自算出の注目度）: 4.080796345570048
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: The Number Theoretic Transform (NTT) is a critical computational bottleneck in many lattice-based postquantum cryptographic (PQC) algorithms. By leveraging the Fast Fourier Transform (FFT) algorithm, the NTT of a polynomial of degree N - 1 can be computed with a time complexity of O(N log N). Hardware implementation of NTT is generally preferred over software ones, as the latter are significantly slower due to complex memory access patterns and modular arithmetic operations. Achieving maximum throughput in hardware, however, typically demands a prohibitively large number of butterfly unit instantiations. In this work, we propose @NTT, which exploits the fact that the ring parameters in these algorithms are fixed, enabling design-time constant optimization and achieving the maximum throughput of N-point NTT per clock cycle with a compact hardware footprint. Our case study on the Dilithium NTT, implemented using the TSMC 28 nm library, operates at a clock frequency of 1.0 GHz with an area of 1.45 mm^2. On FPGA, the design achieves a throughput-per-LUT that is 5.2x higher than the state-of-the-art implementation.
• Abstract（参考訳）: Number Theoretic Transform (NTT) は、格子ベースのポスト量子暗号(PQC)アルゴリズムにおいて重要な計算ボトルネックである。 高速フーリエ変換(FFT)アルゴリズムを利用することで、次数 N - 1 の多項式の NTT を O(N log N) の時間複雑性で計算することができる。 NTTのハードウェア実装は、複雑なメモリアクセスパターンとモジュラー演算のために、ソフトウェアよりも一般的に好まれる。 しかし、ハードウェアの最大スループットを達成するには、通常、大量のバタフライユニットのインスタンス化を必要とする。 本研究では,これらのアルゴリズムのリングパラメータが固定されているという事実を利用して,設計時定数最適化を実現し,ハードウェアフットプリントをコンパクトにすることで,クロックサイクル当たりのNポイントNTTのスループットを最大化できる@NTTを提案する。 TSMC 28nmライブラリを用いて実装したDilithium NTTのケーススタディでは、周波数1.0GHz、面積1.45mm^2のクロック周波数で動作する。 FPGAでは、最先端の実装よりも5.2倍高いスループットのLUTを実現している。

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