論文の概要: Reducing the Computational Cost Scaling of Tensor Network Algorithms via Field-Programmable Gate Array Parallelism

• arxiv url: http://arxiv.org/abs/2602.05900v1
• Date: Thu, 05 Feb 2026 17:16:44 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-02-06 18:49:09.078817
• Title: Reducing the Computational Cost Scaling of Tensor Network Algorithms via Field-Programmable Gate Array Parallelism
• Title（参考訳）: フィールドプログラマブルゲートアレイ並列処理によるテンソルネットワークアルゴリズムの計算コストスケーリング低減
• Authors: Songtai Lv, Yang Liang, Rui Zhu, Qibin Zheng, Haiyuan Zou,
• Abstract要約: フィールドプログラマブルゲートアレイ(FPGA)はモンテカルロ法のようなアルゴリズムの計算スケーリングを改善するために最近利用されている。 2つの代表テンソルネットワークアルゴリズムの計算効率を大幅に向上させるために,FPGAを用いた並列テンソルネットワークの設計を提案する。
• 参考スコア（独自算出の注目度）: 2.801791858783479
• License: http://creativecommons.org/publicdomain/zero/1.0/
• Abstract: Improving the computational efficiency of quantum many-body calculations from a hardware perspective remains a critical challenge. Although field-programmable gate arrays (FPGAs) have recently been exploited to improve the computational scaling of algorithms such as Monte Carlo methods, their application to tensor network algorithms is still at an early stage. In this work, we propose a fine-grained parallel tensor network design based on FPGAs to substantially enhance the computational efficiency of two representative tensor network algorithms: the infinite time-evolving block decimation (iTEBD) and the higher-order tensor renormalization group (HOTRG). By employing a quad-tile partitioning strategy to decompose tensor elements and map them onto hardware circuits, our approach effectively translates algorithmic computational complexity into scalable hardware resource utilization, enabling an extremely high degree of parallelism on FPGAs. Compared with conventional CPU-based implementations, our scheme exhibits superior scalability in computation time, reducing the bond-dimension scaling of the computational cost from $O(D_b^3)$ to $O(D_b)$ for iTEBD and from $O(D_b^6)$ to $O(D_b^2)$ for HOTRG. This work provides a theoretical foundation for future hardware implementations of large-scale tensor network computations.
• Abstract（参考訳）: ハードウェアの観点から量子多体計算の計算効率を向上させることは、依然として重要な課題である。 フィールドプログラマブルゲートアレイ(FPGA)はモンテカルロ法のようなアルゴリズムの計算スケーリングを改善するために最近利用されているが、テンソルネットワークアルゴリズムへの応用はまだ初期段階にある。 本研究では,FPGAをベースとした並列テンソルネットワークの設計手法を提案する。これは,無限時間進化ブロックデシメーション (iTEBD) と高次テンソル再正規化群 (HOTRG) の2つの代表テンソルネットワークアルゴリズムの計算効率を大幅に向上させる。 クアッドタイル分割方式を用いてテンソル要素を分解しハードウェア回路にマッピングすることにより,アルゴリズム計算の複雑さをスケーラブルなハードウェアリソース利用に効果的に変換し,FPGA上での並列性を大幅に向上する。 従来のCPUベースの実装と比較して計算時間に優れたスケーラビリティを示し,計算コストを$O(D_b^3)$から$O(D_b)$,$O(D_b^6)$から$O(D_b^2)$に削減した。 この研究は、大規模テンソルネットワーク計算の将来のハードウェア実装の理論的基盤を提供する。

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