論文の概要: Geometry-Aware Probabilistic Circuits via Voronoi Tessellations

• arxiv url: http://arxiv.org/abs/2603.11946v1
• Date: Thu, 12 Mar 2026 13:56:35 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-03-13 14:46:26.123844
• Title: Geometry-Aware Probabilistic Circuits via Voronoi Tessellations
• Title（参考訳）: ボロノイテッセルレーションによる幾何学的確率回路
• Authors: Sahil Sidheekh, Sriraam Natarajan,
• Abstract要約: 確率回路(PC)は正確かつトラクタブルな推論を可能にするが、データ多様体の局所幾何学を捉える能力を制限するデータ独立混合重みを用いる。 本稿では,PCの和ノードに直接幾何学的構造を組み込む自然な方法として,Voronoi tessellation (VT)を提案する。 この不整合性を定式化し、(1)推論のための下界と上界を保証した近似推論フレームワーク、(2)正確に抽出可能な推論を復元するVTの構造条件の2つの相補的解を開発する。
• 参考スコア（独自算出の注目度）: 12.790945282316763
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Probabilistic circuits (PCs) enable exact and tractable inference but employ data independent mixture weights that limit their ability to capture local geometry of the data manifold. We propose Voronoi tessellations (VT) as a natural way to incorporate geometric structure directly into the sum nodes of a PC. However, naïvely introducing such structure breaks tractability. We formalize this incompatibility and develop two complementary solutions: (1) an approximate inference framework that provides guaranteed lower and upper bounds for inference, and (2) a structural condition for VT under which exact tractable inference is recovered. Finally, we introduce a differentiable relaxation for VT that enables gradient-based learning and empirically validate the resulting approach on standard density estimation tasks.
• Abstract（参考訳）: 確率回路(PC)は正確かつトラクタブルな推論を可能にするが、データ多様体の局所幾何学を捉える能力を制限するデータ独立混合重みを用いる。 本稿では,PCの和ノードに直接幾何学的構造を組み込む自然な方法として,Voronoi tessellation (VT)を提案する。 しかし、そのような構造を生々しく導入することは、トラクタビリティを損なう。 この不整合性を定式化し、(1)推論のための下界と上界を保証した近似推論フレームワーク、(2)正確に抽出可能な推論を復元するVTの構造条件の2つの相補的解を開発する。 最後に、勾配に基づく学習を可能にし、標準密度推定タスクにおける結果のアプローチを実証的に検証するVTの微分緩和を提案する。

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