論文の概要: Secure eFPGA-Enabled Edge LLM Inference: Architectural and Hardware Countermeasures

• arxiv url: http://arxiv.org/abs/2604.22935v1
• Date: Fri, 24 Apr 2026 18:13:32 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-04-28 17:12:07.058345
• Title: Secure eFPGA-Enabled Edge LLM Inference: Architectural and Hardware Countermeasures
• Title（参考訳）: セキュアなeFPGA対応エッジLLM推論:アーキテクチャとハードウェア対策
• Authors: Voktho Das, M Zafir Sadik Khan, Jafar Vafaei, Kimia Azar, Hadi Kamali,
• Abstract要約: ASICベースのアクセラレータは、サイドチャネル攻撃やフォールトインジェクション攻撃の影響を受けやすい。 本稿では,ASIC の効率性と再構成可能論理の柔軟性を組み合わせたハイブリッド ASIC+eFPGA アーキテクチャを提案する。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Edge deployment of transformer-based models increasingly relies on ASIC accelerators due to their high performance and energy efficiency, achieved through optimized dataflows, specialized architectures, low-bitwidth computation, and efficient memory hierarchies. However, these advantages come with significant security vulnerabilities. ASIC-based DNN accelerators are susceptible to side-channel attacks (e.g., power, electromagnetic, and timing analysis) and fault injection attacks (e.g., voltage manipulation, clock glitches, and memory perturbations), which can lead to model extraction or compromised inference integrity. Furthermore, threats introduced during design and fabrication, such as hardware Trojans or untrusted third-party IPs, further expand the attack surface. To address these challenges, we explore a hybrid ASIC+eFPGA architecture that combines the efficiency of ASICs with the flexibility of reconfigurable logic. The integrated eFPGA enables security-oriented mechanisms such as adaptive runtime monitoring, side-channel mitigation and post-deployment patching. By leveraging these capabilities, the proposed approach enhances system resilience against both runtime and supply-chain attacks, while preserving the performance benefits of ASIC-based transformer inference.
• Abstract（参考訳）: トランスフォーマーベースのモデルのエッジ展開は、最適化されたデータフロー、特殊なアーキテクチャ、低ビット幅の計算、効率的なメモリ階層によって達成される、高性能でエネルギー効率の高いASICアクセラレータにますます依存している。 しかし、これらのアドバンテージには重大なセキュリティ上の脆弱性がある。 ASICベースのDNNアクセラレータは、サイドチャネル攻撃(例えば、電力、電磁、タイミング解析)やフォールトインジェクション攻撃(例えば、電圧操作、クロックグリッチ、メモリ摂動)の影響を受けやすく、モデル抽出や予測整合性を損なう可能性がある。 さらに、ハードウェアトロイの木馬や信頼できないサードパーティのIPといった設計と製造の間に導入された脅威は、さらに攻撃面を広げる。 これらの課題に対処するために、ASICの効率性と再構成可能な論理の柔軟性を組み合わせたハイブリッドASIC+eFPGAアーキテクチャについて検討する。 統合されたeFPGAは、アダプティブランタイム監視、サイドチャネル緩和、デプロイ後パッチングなどのセキュリティ指向のメカニズムを可能にする。 これらの機能を活用することで、ASICベースのトランスフォーマー推論の性能上の利点を保ちながら、ランタイムとサプライチェーン攻撃の両方に対するシステムのレジリエンスを高めることができる。

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