論文の概要: Resource Utilization of Differentiable Logic Gate Networks Deployed on FPGAs

• arxiv url: http://arxiv.org/abs/2605.04109v1
• Date: Mon, 04 May 2026 23:04:52 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-05-07 18:41:07.444278
• Title: Resource Utilization of Differentiable Logic Gate Networks Deployed on FPGAs
• Title（参考訳）: FPGA上に展開した微分論理ゲートネットワークの資源利用
• Authors: Stephen Wormald, Gilon Kravatsky, Damon Woodard, Domenic Forte,
• Abstract要約: 微分論理ゲートネットワーク(LGN)はナノ秒スケールの予測速度を実証している。 本稿では,LGNパラメータとハードウェア合成特性とのトレードオフについて検討する。
• 参考スコア（独自算出の注目度）: 1.9739269019020032
• License: http://creativecommons.org/licenses/by-nc-nd/4.0/
• Abstract: On-edge machine learning (ML) often strives to maximize the intelligence of small models while miniaturizing the circuit size and power needed to perform inference. Meeting these needs, differentiable Logic Gate Networks (LGN) have demonstrated nanosecond-scale prediction speeds while reducing the required resources as compares to traditional binary neural networks. Despite these benefits, the trade-offs between LGN parameters and resulting hardware synthesis characteristics are not well characterized. This paper therefore studies the tradeoffs between power, resource utilization, inference speed, and model accuracy when varying the depth and width of LGNs synthesized for Field Programmable Gate Arrays (FPGA). Results reveal that the final layer of an LGN is critical to minimize timing and resource usage (i.e. 28\% decrease), as this layer dictates the logic size of summing operations. Subject to timing and routing constraints, deeper and wider LGNs can be synthesized for FPGA when the final layer is narrow. Further tradeoffs are presented to help ML engineers select baseline LGN architectures for FPGAs with a set number of Look Up Tables (LUT).
• Abstract（参考訳）: On-edge Machine Learning(ML)は、小さなモデルのインテリジェンスを最大化しつつ、推論に必要な回路サイズと電力を最小化する。 これらのニーズを満たすため、差別化可能なLogic Gate Networks(LGN)は、従来のバイナリニューラルネットワークと比較して必要なリソースを削減しつつ、ナノ秒単位の予測速度を実証した。 これらの利点にもかかわらず、LGNパラメータと結果として生じるハードウェア合成特性のトレードオフは、十分に評価されていない。 そこで本研究では,FPGA (Field Programmable Gate Arrays) で合成したLGNの深さと幅を変化させる際の電力,資源利用,推論速度,モデル精度のトレードオフについて検討する。 その結果、LGNの最終層は、この層が総和演算の論理サイズを決定するため、タイミングとリソース使用量の最小化(すなわち28\%減少)に不可欠であることが判明した。 タイミングとルーティングの制約により、最終層が狭い場合、FPGAのためにより深く広いLGNを合成することができる。 さらにトレードオフとして、MLエンジニアがLook Up Tables (LUT) のセット数でFPGAのベースラインLGNアーキテクチャを選択するのに役立つ。

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