論文の概要: SABLE: Minimalist Instruction-Level Authenticated Encryption for Constrained Confidential Computing

• arxiv url: http://arxiv.org/abs/2607.16771v1
• Date: Sat, 18 Jul 2026 11:12:28 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-07-21 18:48:37.25765
• Title: SABLE: Minimalist Instruction-Level Authenticated Encryption for Constrained Confidential Computing
• Title（参考訳）: SABLE:制約付き信頼計算のためのミニマリスト命令レベル認証暗号化
• Authors: Hamid Noori, Carlton Shepherd,
• Abstract要約: 本稿では,命令レベル認証によるプログラムの暗号化を可能にするRISC-Vプロセッサアーキテクチャの設計について述べる。 SABLEは基盤となるマイクロアーキテクチャには依存せず、標準のRISC-Vツールと互換性がある。 我々は,Xilinx Artix-7 FPGA 上で ASCON-128a を用いて,オープンソースの NEORV32 システムをチップ上で実装・評価する。
• 参考スコア（独自算出の注目度）: 3.0128599957899858
• License: http://creativecommons.org/licenses/by-nc-nd/4.0/
• Abstract: Conventional processor designs expose code and data as plaintext throughout execution, rendering them inherently vulnerable to attacks that recover intellectual property or modify security/safety checks. Instruction-level encryption (ILE) enables CPU-level decryption, execution, and optionally authentication of individual encrypted program instructions at runtime. However, existing proposals depend on specific micro-architectures, detect corrupted instructions after they have executed, rely on non-standard ciphers, or require complex analyses of program state. In this work, we introduce and present a design exploration of a RISC-V processor architecture (SABLE) that enables minimally invasive instruction-level authenticated encryption of programs. SABLE is agnostic to the underlying micro-architecture, remaining compatible with the standard RISC-V toolchain with minor changes to post-process compiled ELF binaries. We integrate a decrypt-and-verify stage at two points (the instruction-memory wrapper and the CPU frontend) and explore seven ILE micro-architectures from a single-cycle (combinational) design to six multi-cycle (sequential) variants. We implement and evaluate the designs using ASCON-128a on a Xilinx Artix-7 FPGA with the open-source NEORV32 system on chip. Relative to baseline performance, the configurations span LUT, performance, power, and energy-per-instruction overheads of 1.6-9.3$\times$, 4.1-10.0$\times$, 1.5-8.0$\times$, and 10.4-80.0$\times$, respectively, using the Dhrystone benchmarking suite. Finally, we discuss design trade-offs, highlighting area-, performance-, and energy-aware design points.
• Abstract（参考訳）: 従来のプロセッサ設計では、実行中はコードとデータを平文として公開しており、知的財産を回復したり、セキュリティ/安全チェックを変更する攻撃に対して本質的に脆弱である。 命令レベル暗号化(ILE)は、実行時に個別の暗号化プログラム命令のCPUレベルの復号化、実行、任意に認証を可能にする。 しかし、既存の提案は特定のマイクロアーキテクチャに依存し、実行後に破損した命令を検出したり、非標準暗号に依存したり、プログラム状態の複雑な解析を必要とする。 本稿では,RISC-Vプロセッサアーキテクチャ(SABLE)の設計について紹介する。 SABLEは基盤となるマイクロアーキテクチャには依存せず、標準のRISC-Vツールチェーンと互換性を持ち、後処理のELFバイナリに小さな変更を加えている。 2点(命令メモリラッパーとCPUフロントエンド)で復号・検証ステージを統合し、単一のサイクル(国際)設計から6つのマルチサイクル(シークエンシャル)バリアントまでの7つのILマイクロアーキテクチャを探索する。 我々は,Xilinx Artix-7 FPGA 上で ASCON-128a を用いて,オープンソースの NEORV32 システムをチップ上で実装・評価する。 ベースラインのパフォーマンスとは対照的に、構成は、Dhrystoneベンチマークスイートを使用して、1.6-9.3$\times$, 4.1-10.0$\times$, 1.5-8.0$\times$, 10.4-80.0$\times$にまたがる。 最後に,設計上のトレードオフについて考察し,領域,性能,エネルギーを考慮した設計点について述べる。

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