論文の概要: Automated reduction of fault-tolerant circuits

• arxiv url: http://arxiv.org/abs/2610.09749v1
• Date: Wed, 07 Oct 2026 09:38:37 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-10-08 21:58:22.835432
• Title: Automated reduction of fault-tolerant circuits
• Title（参考訳）: 耐故障性回路の自動化
• Abstract要約: 本稿では,故障等価リライトによる耐故障回路の低減手法を提案する。 この検索は、ベルペアの削減を公開するための非還元可能なルールを適用している。 全てのサーチトランジションはフォールト等価性を保持するので、結果として得られる回路は入力回路のフォールトトレランス特性を継承する。
• 参考スコア（独自算出の注目度）: 7.828323408077456
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: We present an automated method for reducing fault-tolerant circuits through fault-equivalent rewrites. Starting from a known fault-tolerant circuit, the search applies non-reducing enabling rules to expose Bell-pair reductions, each of which removes an ancilla preparation and a CNOT gate. Because every search transition preserves fault equivalence, the resulting circuits inherit the fault-tolerance properties of the input circuit. Candidate circuits are evaluated using circuit-level Monte Carlo simulation. For Shor-style syndrome extraction with the $[[7,1,3]]$ code, our method reduces one syndrome-measurement round from 30 to 18 ancilla preparations and from 54 to 42 CNOT gates. At a physical two-qubit error rate of $p = 10^{-3}$, the optimized circuit lowers the logical error rate by approximately 21% for both logical basis states. The reduction ranges from 13% to 23% over a range of $p$ spanning two orders of magnitude. We also apply the method to Steane-based dynamic syndrome extraction constructed from Goto's verified logical-$\lvert 0 \rangle$ preparation, in which the verification qubit serves as a flag. The search selects a circuit using four ancillas and 14 CNOT gates, matching the resource counts of the previous design but with an improved CNOT depth. Under depolarizing idle noise at $3p/10$ the selected circuit lowers the logical error rate by approximately 15% for both logical basis states, and by approximately $10%$ at $p/10$. These results demonstrate that automated fault-equivalent rewriting can identify circuits with lower resource costs or improved logical performance without separately verifying the fault tolerance of every candidate.
• Abstract（参考訳）: 本稿では,故障等価リライトによる耐故障回路の低減手法を提案する。 既知のフォールトトレラント回路から始め、検索はベルペアの削減を公開するための非低減可能なルールを適用し、それぞれがアンシラ準備とCNOTゲートを除去する。 全てのサーチトランジションはフォールト等価性を保持するので、結果として得られる回路は入力回路のフォールトトレランス特性を継承する。 回路レベルモンテカルロシミュレーションを用いて候補回路の評価を行う。 また,Shor-style syndrome extract with the $[7,1,3]$ codeでは,30から18のアンシラ,54から42のCNOTゲートから1つの症候群測定ラウンドを短縮する。 物理2量子誤り率$p = 10^{-3}$では、最適化回路は両方の論理基底状態に対して論理誤差率を約21%下げる。 減額は13%から23%の範囲で、2桁の2桁にまたがる$p$の範囲に及んでいる。 また,検証キュービットがフラグとして機能するGotoの論理式$$\lvert 0 \rangle$準備から構築したSteaneベースの動的シンドローム抽出にも適用する。 サーチは、4つのアンシラと14のCNOTゲートを使用して回路を選択し、以前の設計のリソース数と一致するが、改良されたCNOT深さを持つ。 アイドルノイズを3p/10$で除極すると、選択された回路は、両方の論理基底状態に対して論理誤差率を約15%下げ、約10%を$p/10$に下げる。 これらの結果から, 自動故障等価書き換えは, 各候補の故障耐性を個別に検証することなく, リソースコストの低い回路を識別し, 論理性能を向上できることを示した。

関連論文リスト

• Validation and Simulation Catch Different Errors: Four Levels of Evaluation for LLM-Generated Circuits [0.0]
  シミュレーション成功は、LCM生成回路の構造的正しさと等価ではない。 スキーマの妥当性,トポロジ的妥当性,バックエンド実行可能性,コンポーネントセット合意の4つの評価レベルを測定した。 動作している回路は必ずしも構造的に有効ではなく、構造的に有効な回路は必ずしも実行可能であるとは限らない。
  論文  参考訳（メタデータ） (2026-09-21T05:36:23Z)
• Extremely Low-Cost Magic State Preparation toward Fault-Tolerant Quantum Computing [5.4190091415164]
  非クリフォード資源状態のフォールトトレラントな準備は、量子計算のオーバーヘッドに大きく貢献する。 本稿では, フラッグゲートを併用して, 安定器発電機の選択を協調設計する, 低コストの魔法状態準備プロトコルを提案する。
  論文  参考訳（メタデータ） (2026-09-11T10:45:47Z)
• Sound Debloating of Redundant Checks in Zero-Knowledge Machine-Learning Circuits [8.87115326771099]
  音質を確実に保ちながら冗長チェックを除去する自動フレームワークを提案する。 我々のツールは最大48.7%の制約を排除し、セキュリティを弱めることなく証明時間を72.8%まで短縮する。
  論文  参考訳（メタデータ） (2026-09-09T13:27:25Z)
• Automated Flag-based Fault-Tolerant State Preparation using Integer Linear Programming [0.0]
  選択後の安定化状態の準備は、フォールトトレラント量子計算において必要となるサブルーチンである。 我々は、整数線形プログラムとしてフラグ回路の構成を表現するために、回路ゲージ演算子形式を用いる。
  論文  参考訳（メタデータ） (2026-07-24T17:11:09Z)
• Imbuing Large Language Models with Bidirectional Logic for Robust Chain Repair [44.80087038178069]
  本稿では,デコーダのみのトランスフォーマーをネイティブに組み込んだトレーニングフレームワークであるTeleological Reasoning Infilling (TRI)を紹介する。 推測では、TRIは二重システムループ内の外科的修復モジュールとして動作する。 3つのベンチマークの実験では、TRIは全てのタスクで最先端のパフォーマンスを達成し、プロブレム当たりのトークン支出を31.2%削減した。
  論文  参考訳（メタデータ） (2026-06-03T15:58:48Z)
• Ultra Low Overhead Syndrome Extraction for the Steane code [0.0]
  動的プロトコルを用いたSteane符号のフォールトトレラントシンドローム抽出のための新しい性能ベンチマークを構築した。 本手法は, フォールト等価ZX-リライトを用いた2つの高度に最適化された回路上に構築される。
  論文  参考訳（メタデータ） (2025-11-17T18:52:02Z)
• Universal quantum computation via scalable measurement-free error correction [45.29832252085144]
  本研究では,中間回路計測を行なわずに誤り訂正を行うシナリオにおいて,普遍的な量子計算をフォールトトレラントにすることができることを示す。 論理的な$mathitCCZ$ゲートを実現するため,Bacon-Shor符号の無測定変形プロトコルを導入する。 特に,回路レベルのエラーレートが10～3ドル以下であれば,破れない論理性能が達成可能であることを示す。
  論文  参考訳（メタデータ） (2024-12-19T18:55:44Z)
• Error-corrected Hadamard gate simulated at the circuit level [42.002147097239444]
  我々はサーキットレベルのノイズモデルの下で,表面符号の論理的アダマールゲートをシミュレートする。 我々の論文は、量子誤り訂正符号上のユニタリゲートに対してこれを初めて行うものである。
  論文  参考訳（メタデータ） (2023-12-18T19:00:00Z)
• Calibration of Drive Non-Linearity for Arbitrary-Angle Single-Qubit Gates Using Error Amplification [43.97138136532209]
  キュービットドライブラインコンポーネントの非線形性は、単一キュービットゲートの忠実性に制限を与える。 我々は、コヒーレンス制限エラーが2～4ドル、リークが6～5ドル以下の任意の角度のシングルキュービットゲートを実証する。
  論文  参考訳（メタデータ） (2022-12-02T10:34:43Z)
• Experimental Characterization of Fault-Tolerant Circuits in Small-Scale Quantum Processors [67.47400131519277]
  符号の論理ゲートセットは、10以上のゲートシーケンスに対してフォールトトレラントとみなすことができる。 一部の回路は耐故障性基準を満たしていなかった。 試験した回路が低次元の出力状態に制限された場合に、耐故障性基準を評価するのが最も正確である。
  論文  参考訳（メタデータ） (2021-12-08T01:52:36Z)

関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。

指定された論文の情報です。
本サイトの運営者は本サイト（すべての情報・翻訳含む）の品質を保証せず、本サイト（すべての情報・翻訳含む）を使用して発生したあらゆる結果について一切の責任を負いません。